基于FPGA 的多端口網(wǎng)絡(luò)協(xié)議解析加速卡硬件電路設(shè)計(jì)*

卞中昊，田 野，司 藝，朱 超

（1.公安部第三研究所，上海 200031；2.中國信息通信科技集團(tuán)有限公司，湖北 武漢 430074；3.上海信管網(wǎng)絡(luò)科技有限公司，上海 200032；4.上海飛寬通信技術(shù)有限公司，上海 200240）

0 引言

網(wǎng)絡(luò)已經(jīng)成為現(xiàn)代生活中，社會活動和經(jīng)濟(jì)發(fā)展的重要組成部分。從海量網(wǎng)絡(luò)數(shù)據(jù)的接入、解析、處理到智能分析的大數(shù)據(jù)處理都是網(wǎng)絡(luò)空間管理核心的基礎(chǔ)工作。十九大報(bào)告中提出了“建設(shè)網(wǎng)絡(luò)強(qiáng)國”的概念。然而，沒有對網(wǎng)絡(luò)數(shù)據(jù)的大數(shù)據(jù)處理，“網(wǎng)絡(luò)主權(quán)”和“網(wǎng)絡(luò)強(qiáng)國”就無從談起。因此，構(gòu)建高效的網(wǎng)絡(luò)空間數(shù)據(jù)接入、數(shù)據(jù)解析、數(shù)據(jù)處理和智能應(yīng)用系統(tǒng)，對于掌握網(wǎng)絡(luò)空間態(tài)勢、維護(hù)網(wǎng)絡(luò)安全和網(wǎng)絡(luò)主權(quán)、打擊網(wǎng)絡(luò)犯罪、維護(hù)線上線下安全都具有重要的意義[1-3]。

隨著高速光通信系統(tǒng)、5G 技術(shù)、窄帶物聯(lián)網(wǎng)（Narrow Band Internet of Things，NB-IoT）、互 聯(lián)網(wǎng)協(xié)議第6 版（Internet Protocol version 6，IPv6）等技術(shù)的同步發(fā)展和普及，網(wǎng)絡(luò)傳輸帶寬 成指數(shù)式增長。按照2017 年以太網(wǎng)路線圖，未來幾年的以太網(wǎng)速率將從10～40 Gb/s 擴(kuò)展到100 Gb/s、400 Gb/s 甚至1 Tb/s，因此傳統(tǒng)的網(wǎng)絡(luò)空間監(jiān)管手段面臨巨大挑戰(zhàn)[2-4]。

目前網(wǎng)絡(luò)監(jiān)控系統(tǒng)在數(shù)據(jù)接入上，多采用分級、分區(qū)域化管理和通用處理器方案，來實(shí)現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)的匯聚、分流、檢測和還原工作；在數(shù)據(jù)解析上，采用內(nèi)容解析，通過大量人力投入，針對每一個(gè)應(yīng)用系統(tǒng)尋找破解方案，并保存能夠識別的內(nèi)容，拋棄不能識別的內(nèi)容；在智能算法上，基于能夠收集到的內(nèi)容數(shù)據(jù)建立算法模型，所以具有“只見樹木不見森林”的局限性。

現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）的可再編程技術(shù)可以滿足不斷變化的市場需求。網(wǎng)絡(luò)加速卡可以通過FPGA 編程，實(shí)現(xiàn)不能的功能，應(yīng)用到不同的領(lǐng)域：在傳統(tǒng)加速領(lǐng) 域，可以預(yù)處理數(shù)據(jù)，提供高效的壓縮、解壓縮算法和視頻編碼、解碼等[3]；在網(wǎng)絡(luò)安全領(lǐng)域，可以進(jìn)行加密、解密；在其他領(lǐng)域也可以進(jìn)行大數(shù)據(jù)分析、文本搜索和分析、機(jī)器學(xué)習(xí)、算法驗(yàn)證。為了加速網(wǎng)絡(luò)數(shù)據(jù)處理，亞馬遜和微軟等公司已經(jīng)把FPGA 的加速方案應(yīng)用到他們的數(shù)據(jù)中心。據(jù)Semico Research 于2019 年5 月的預(yù)測，從2018 年到2023 年的5 年間，數(shù)據(jù)中心加速器市場規(guī)模預(yù)計(jì)將從28.4 億美元增長211.9 億美元，年均增長率為49.47＆[1]。

基于上述需求，本文設(shè)計(jì)一款基于FPGA 的多端口網(wǎng)絡(luò)協(xié)議解析加速卡FBC-810x。4 個(gè)QSFP28接口的模塊可提供4×40 G、4×100 G 的以太接口，其功能結(jié)構(gòu)如圖1 所示。該模塊與主板的接口采用PCIe 3.0×16 或2 個(gè)PCIe 3.0×8，共計(jì)128 Gb/s 的線速接口速率。接口速率出入比不小于0.32。

圖1 網(wǎng)絡(luò)加速卡方案功能

此外，該板卡還包含了電源變換模塊、時(shí)鐘模塊、DDR4 和低延遲DRAM 存儲模塊。板卡使用獨(dú)立的參考時(shí)鐘，能夠發(fā)揮出芯片的最佳性能。電源方面，充分考慮旁路、去耦電容，以濾除各種干擾信號的影響，優(yōu)化設(shè)計(jì)，保證系統(tǒng)穩(wěn)定工作。設(shè)計(jì)過程中對于高速信號完整性、過孔扇出、過層所造成的阻抗突變、繞線造成的信號串?dāng)_、長走線造成的信號衰減等問題均需要進(jìn)行合理的信號完整性設(shè)計(jì)。為了實(shí)現(xiàn)高速信號在動態(tài)隨機(jī)存儲器（Dynamic Random Access Memory，PCB）板上的傳輸，本研究在設(shè)計(jì)過程中對傳輸線損耗、阻抗、差分等長線等信號完整性問題進(jìn)行了理論和仿真分析。

1 基于FPGA 的協(xié)議解析加速卡方案設(shè)計(jì)

本設(shè)計(jì)采用的器件是Xilinx 公司的Zynq UltraScale+MPSOC EG 系列器件。雖然部分Virtex UltraScale、Kintex UltraScale+和Virtex UltraScale+的高速串行收發(fā)器速率可達(dá)30.5 Gb/s，但上述器件存在片內(nèi)Serdes 數(shù)量不夠多，缺乏100 G 以太MAC 支持等缺點(diǎn)，且片內(nèi)沒有多核處理器。因此綜合考慮功耗、功能、性能以及成本，本研究選用的FPGA 具體型號為XCZU19EG。

XCZU19EG 的內(nèi)部分成可編程系統(tǒng)（Program-mable System，PS）和可編程邏輯（Programmable Logic，PL）兩部分資源。PS 和PL 部分的資源可以通過12 組32 b、64 b 或128 b 的高級總線協(xié)議（Advanced eXtensible Interface，AXI）互聯(lián)總線連接，可實(shí)現(xiàn)PS 的某些功能映射在PL 部分的外部管腳上。

PS 部分具有4 個(gè)主頻1.5 GHz 的ARM Cortex-A53 處理器和2 個(gè)主頻600 MHz 的ARM Cortex-R5 實(shí)時(shí)處理器，此外還有主頻667 MHz 的Mali-400 圖像處理器。上述3 種處理器分別配有L1 緩存32 kB，L2 緩存64 kB～1 MB 和128～256 kB的片上存儲。PS 部分的外圍接口包括x64 的DDR4 接口、2×Quard SPI NAND 存儲器接口，高速互聯(lián)接口可以是PCIe Gen2 ×4、4 個(gè)三模千兆以太控制器、2× USB3.0、SATA3.1、DisplayPort中的組合。通用互聯(lián)接口可以是2× USB2.0、2× SD/SDIO、2× CAN2.0B、2× I2C、2× SPI、4× 32 位通用輸入輸出接口（General-Purpose Input/Output，GPIO）中的組合。此外，PS 部分還保護(hù)加密、電源管理和系統(tǒng)狀態(tài)監(jiān)視功能。

PL部分具有1 143 K的系統(tǒng)邏輯單元塊、1 045 K 的觸發(fā)器和523 K的查找表。在存儲器方面具有9.8 MB 的分布式RAM、34.6 MB 的塊RAM 和36.0 MB 的超級RAM。時(shí)鐘管理單元的數(shù)量為11 個(gè)。另外，PL 部分內(nèi)部集成了PCIe Gen3 ×16 或Gen4 ×8 IP核、帶RS-FEC 編碼的100 G 以太MAC/PCS IP 核。C1760 封裝的ZU19EG 芯片在PL 部分的高速接口包含32 個(gè)16.3 Gb/s 的GTH 接口和16 個(gè)32.75 Gb/s 的GTY 接口，這些數(shù)量的高速SerDes 接口足以滿足本系統(tǒng)的接口數(shù)量要求。

根據(jù)設(shè)計(jì)要求，本方案將XCZU19EG 芯片的4個(gè)GTY Bank 用于4 個(gè)100 G QSFP28 接口；將4 個(gè)GTH Bank 用于2 套PCIe 3.0×8 接口。XCZU19EG 芯片提供了高性能接口（High Performance，HP）、高密度接口（High Density，HD）等接口，可滿足不同功能的需求。將HP 68-71 Bank 連接RLDRAM3的數(shù)據(jù)、地址和控制總線；將PS DDR504 Bank 連至DDR4 SODIMM 的地址線、數(shù)據(jù)線以及控制線；將HD 88-89 bank 作為GPIO口用于驅(qū)動LED 以及與光模塊進(jìn)行I2C 通信。PS 部分的PS 500 MIO用于2 片1 Gb QSPI 接口的NOR FLASH 互連；PS 501、502 和503 MIO 分別用于TF 卡、I2C、通用異 步收發(fā)傳輸器（Universal Asynchronous Receiver/Transmitter，UART）和以太千兆位媒質(zhì)無關(guān)接口（Reduced Gigabit Media Independent Interface，RGMII）通信接口及芯片的配置、啟動選擇控制。FPGA 除了以上的外設(shè)外，還需要供電和時(shí)鐘電路。

1.1 板卡時(shí)鐘方案

為了靈活地為多個(gè)芯片提供時(shí)鐘，設(shè)計(jì)中為時(shí)鐘模塊單獨(dú)設(shè)計(jì)了單板。其硬件框圖如圖2 所示。

圖2 時(shí)鐘模塊硬件

時(shí)鐘模塊由時(shí)鐘芯片、壓控振蕩器和電源組成，外部接口主要有外部時(shí)鐘接口、電源接口、I2C 接口和時(shí)鐘輸出接口。因此，模塊主要分為四部分時(shí)鐘信號：FPGA PS 時(shí)鐘、FPGA PL 時(shí)鐘、多千兆位收發(fā)機(jī)（Multi-Gigabit Transceiver，MGT）時(shí)鐘和雙倍速率（Double Data Rate，DDR）時(shí)鐘。時(shí)鐘發(fā)生器采用兩片Silicon Labs 公司的Si5340 超低抖動任意頻率多種輸出驅(qū)動可配置的時(shí)鐘芯片。每個(gè)芯片均采用獨(dú)立的低抖動48 MHz 有源振蕩器作為高頻時(shí)鐘信號的基準(zhǔn)。4 個(gè)獨(dú)立穩(wěn)定的時(shí)鐘輸出頻率及驅(qū)動配置可通過相關(guān)的配置軟件快速靈活地設(shè)計(jì)出，通過I2C 總線可將配置參數(shù)輸入芯片。

（1）FPGA PS 部分時(shí)鐘：為整個(gè)FPGA 芯片的PS 部分提供一個(gè)主頻時(shí)鐘信號，用于芯片上電復(fù)位后的電源管理單元的工作、系統(tǒng)配置程序的加載、系統(tǒng)工作時(shí)鐘的鎖相環(huán)輸入?yún)⒖肌RM 系統(tǒng)看門狗定時(shí)器和CPU 調(diào)試等PS 中的功能單元。通常采用固定頻率的有源振蕩器。本設(shè)計(jì)采用了一款50 MHz 的均方抖動誤差小于2 ps，頻率穩(wěn)定性在 ±10-5范圍內(nèi)，LVCMOS 輸出驅(qū)動的有源振蕩器。

（2）FPGA PL 部分時(shí)鐘：為整個(gè)FPGA 芯片的PL 部分提供一個(gè)主頻時(shí)鐘信號，用于芯片運(yùn)行邏輯程序、PL 部分的外部存儲器、控制GPIO 信號、I2C等外圍總線提供一個(gè)主頻參考信號。通常采用固定頻率的有源振蕩器。該設(shè)計(jì)采用了一款300 MHz 的均方抖動誤差小于1 ps、頻率穩(wěn)定性在±10-5范圍內(nèi)、LVDS 輸出驅(qū)動的有源振蕩器。

（3）MGT 時(shí)鐘：專為FPGA 高速收發(fā)器提供的時(shí)鐘參考信號。此處的時(shí)鐘信號分別為QSFP28 以及PCIe 兩部分功能提供參考時(shí)鐘信號。對于ZYNQ UltraScale+FPGA而言，接口速率從16.375 Gb/s 到28.21 Gb/s 的SerDes Quad 單元可以從其上方或下方的一個(gè)Quad 單元獲得參考時(shí)鐘，此時(shí)可以靈活地分配共享參考時(shí)鐘給這些Quad 中的SerDes 使用。該設(shè)計(jì)使用外部時(shí)鐘發(fā)生器為每個(gè)GTY Bank提供了獨(dú)立的參考時(shí)鐘。

（4）DDR 時(shí)鐘：通過時(shí)鐘芯片Si5340 先提供給FPGA PS 部分DDR 控制器單元，再由FPGA 統(tǒng)一為DDR 芯片提供時(shí)鐘，并進(jìn)行數(shù)據(jù)、地址等信號的交互，從而可以更好地減少時(shí)序問題。

1.2 板卡電源方案

板卡有兩個(gè)供電通道：其一使用外部12 V 電源適配器，通過4PIN 接口插入供電；其二，使用PCIe 接口中的12 V 電源進(jìn)行供電。供電設(shè)計(jì)采用了一個(gè)雙電源均流控制器，集成了金氧半場效晶體管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）二極管，具有共享負(fù)載能力。此芯片不需要共享總線或電源上的微調(diào)引腳，即可實(shí)現(xiàn)外部12 V 電源或PCIe 接口中的12 V 電源的二選一供電，也可實(shí)現(xiàn)同時(shí)供電，這在PCIe 接口供電功率不足時(shí)是十分必要的。在啟動和故障情況下，雙電源均流控制器內(nèi)的理想二極管會阻止反向電流和直通電流，可最大程度地減小反向電流瞬變對供電系統(tǒng)的損傷。在同時(shí)供電時(shí)，它會自動調(diào)整兩個(gè)正向電壓差以共享電源之間的負(fù)載電流。

電源芯片均采用的是MPS（Monolithic Power Systems）、ADI（Analog Devices Inc）、Micro Chip三家公司的電源芯片。整個(gè)電源設(shè)計(jì)為FPGA 各功能單元提供了足夠的電源功率，并且根據(jù)FPGA 上電順序要求，設(shè)計(jì)了合理的上電順序。

參照Xilinx 關(guān)于UltraScale+在各種片內(nèi)資源使用率情況下的電源功耗估計(jì)結(jié)果，選擇了上述供電芯片或模塊。在FPGA 應(yīng)用實(shí)例中，一般內(nèi)核電源VCCINT 所需功率最大，其次是高速光模塊以及DDR 電源。萬兆收發(fā)器SerDes 的電源供電對于恢復(fù)接收信號的時(shí)鐘抖動至關(guān)重要，因此只要涉及萬兆收發(fā)器，即使系統(tǒng)中已有相同電壓值的電源，也必須分別獨(dú)立供電。

根據(jù)Xilinx FPGA 用戶手冊建議，推薦的上電順序?yàn)閂CCINT、VMGTAVCC、VMGTAVTT 或VMGTAVCC、VCCINT、VMGTAVTT，沒有建議對VMGTVCCAUX進(jìn)行排序，所以VMGTAVCC 和VCCINT 均可同時(shí)加載。利用前一個(gè)電源的檢測（Power Good，PG）信號作為下個(gè)電源的EN 使能信號，可方便地控制上電順序。上電順序在電源樹中體現(xiàn)在電源芯片先后出現(xiàn)的次序上。

2 高速信號完整性仿真與測試

當(dāng)高速信號沿著傳輸線傳輸時(shí)，由于傳輸線損耗，高頻分量的幅度會減小而低頻分量的幅度不變。由于這種頻率選擇性衰減，傳輸線的帶寬降低，導(dǎo)致傳輸信號的帶寬降低，信號上升沿變緩[5-7]。這種頻率相關(guān)性損耗造成的信號上升沿退化會引起碼間干擾（Inter Symbol Interference，ISI）、抖動等信號完整性問題。另外，傳輸過程中的信號反射也將造成傳輸信號能量的損失，信號上下沿出現(xiàn)過沖、振鈴等問題[6-9]。

使用Ansys HFSS 3D 布線建模仿真軟件對高速信號線進(jìn)行仿真，通過仿真可以得到高速傳輸線的S參數(shù)和時(shí)域反射（Time Domain Reflectometry，TDR）參數(shù)，可在PCB 制板前判斷其是否達(dá)到設(shè)計(jì)的預(yù)期效果。

由于光模塊連接器的頂層空間有限，需要使用過孔換層。普通PCB 的過孔大致有通孔、盲孔、埋孔3 種類型，其中通孔的制作工藝相對簡單，而且夾具板的高速走線密度不大，無需使用盲孔、埋孔技術(shù)。當(dāng)使用通孔將表層信號換層到內(nèi)層時(shí)，通孔的下半部分會留出一個(gè)殘樁，殘樁會導(dǎo)致信號在殘樁末尾處發(fā)生反射使得傳輸線的插入損耗曲線出現(xiàn)諧振，殘樁越長諧振頻率點(diǎn)越低。諧振點(diǎn)的存在使相鄰頻段的插入損耗增加，從而加劇頻率點(diǎn)處信號的衰減。對于諧振點(diǎn)問題，設(shè)計(jì)中可以使用背鉆（Back-drilling）技術(shù)，即通過機(jī)械鉆孔的方式將過孔未使用部分的鍍層除去。這種設(shè)計(jì)會增加布線設(shè)計(jì)難度，且會增加成本，因此設(shè)計(jì)中將頂層傳輸線直接換層到底層，使得傳輸路徑中不出現(xiàn)過孔殘樁。

通孔產(chǎn)生的寄生電容大小為：

式中，εγ為相對介電常數(shù)，T為通孔的長度，D1是焊盤（pad）的直徑，D2為反焊盤（antipad）直徑。

由式（1）可知，降低通孔寄生電容的方法有改變介質(zhì)的介電常數(shù)、PCB 厚度、通孔焊盤直徑和通孔反焊盤直徑。通常來說，在設(shè)計(jì)之初疊層結(jié)構(gòu)和介質(zhì)材料已經(jīng)確定，只能通過焊盤直徑和反焊盤直徑調(diào)整寄生電容。

產(chǎn)生的寄生電感為：

式中，h是過孔的長度，d是過孔的直徑。

由式（2）可知，過孔的寄生電感值與通孔長度和通孔直徑有關(guān)，而通孔長度在PCB 厚度確認(rèn)后無法改變，所以只能調(diào)整通孔直徑。通常來說，過孔處的阻抗偏小，可以通過減小通孔直徑增加寄生電感，將阻抗調(diào)整至特性阻抗。但由于工藝有限，通孔直徑無法做到很小，且與板厚有關(guān)，PCB 越厚可制造性越小。因此，調(diào)節(jié)通孔阻抗的一般方法是直接調(diào)整通孔的寄生電容。

光模塊夾具板的換層過孔不同于微帶線雙層板過孔，它是將頂層接地共面波導(dǎo)換層至底層的通孔，通孔穿過兩層平面后到達(dá)底層。由于其結(jié)構(gòu)與一般過孔不同，且無法估算具體阻抗值，所以使用CST對過孔阻抗做了仿真。仿真過程中將cadence 設(shè)計(jì)的換層設(shè)計(jì)轉(zhuǎn)換成ODB++格式后導(dǎo)入CST 微波工作室，其三維結(jié)構(gòu)的俯視圖和切面圖如圖3 和圖4所示。

圖3 過孔俯視圖

圖4 過孔刨面

由圖3 和圖4 可以看出，設(shè)計(jì)中去除了穿過兩層導(dǎo)體時(shí)過孔壁上無電氣連接的非功能焊盤。非功能焊盤與平面反焊盤間的寄生電容使得容性負(fù)載變大，從而減小過孔部分的阻抗。

由于焊盤連接著傳輸線，焊盤直徑無法調(diào)整。因此只能通過改變第二層和第三層導(dǎo)體的過孔反焊盤直徑改變過孔阻抗。將離散端口1 設(shè)置在頂層接地共面波導(dǎo)處，離散端口2 設(shè)置在底層共面波導(dǎo)處，反焊盤半徑可變。仿真過程中使用了參數(shù)掃描方法，將反焊盤半徑從0.2 mm 掃描到0.5 mm，每組增加0.06 mm，共計(jì)6 組仿真數(shù)據(jù)。在仿真設(shè)置中打開TDR 分析，得出如圖5 所示過孔阻抗參數(shù)掃描結(jié)果。

圖5 過孔阻抗參數(shù)掃描結(jié)果

在圖中放置了Marker，用于觀察過孔換層時(shí)的阻抗情況。當(dāng)過孔反焊盤半徑為0.2 mm 時(shí)，過孔處阻抗下降至43.7 Ω。阻抗下降的原因是反焊盤較小使寄生電容增大，比約49.5 Ω 的傳輸線阻抗低了6 Ω，所以在此處信號將發(fā)生較大的負(fù)反射，將過孔反焊盤的半徑增加會使其換層處阻抗變大。當(dāng)反焊盤半徑增加至0.5 mm 時(shí)，過孔處阻抗值變?yōu)?1.5 Ω，超過了傳輸線特性阻抗，在過孔處信號發(fā)生正反射。所以選擇反焊盤半徑為0.38 mm 的過孔作為高速信號換層過孔，此時(shí)過孔處阻抗約為 49.6 Ω，傳輸線上的阻抗突變點(diǎn)基本消除，反射損耗最小。

為了探究阻抗優(yōu)化對傳輸線插入損耗的影響，使用CST 仿真出過孔換層傳輸線的插入損耗。仿真過程中掃描了反焊盤半徑的幾個(gè)參數(shù)，掃描結(jié)果如圖6 所示。

圖6 過孔插入損耗掃描結(jié)果

由上圖掃描出的結(jié)果可知，在5 GHz 頻段內(nèi)，過孔阻抗對插入損耗幾乎沒有影響，但超過5 GHz時(shí)，頻率升高則阻抗對插入損耗的惡化作用越明顯。從27 GHz 處的Maker 可以看出，反焊盤半徑為0.2 mm 的插入損耗比半徑為0.38 mm 時(shí)大了0.37 dB，幾乎是半徑為0.38 mm 時(shí)損耗值的1 倍多。由仿真結(jié)果可知，當(dāng)Layout 過程中出現(xiàn)高速信號過孔換層時(shí)，應(yīng)對過孔進(jìn)行阻抗優(yōu)化，優(yōu)化過后對傳輸線的插入損耗有很大的改善。

差分互連可以極大地改善信號傳輸質(zhì)量，所以幾乎所有的高速總線都會使用差分對。差分互連是指信號驅(qū)動端同時(shí)產(chǎn)生雙路信號，它們沿著不同的傳輸線傳輸且極性相反，并在接收端進(jìn)行差分檢測提取發(fā)送的信息。差分線上的信號噪聲在接收端的差分檢測處相互抵消，只要收到的干擾噪聲大小相同則不會對差分信號傳輸造成影響。差分信號按照工作模式可劃分為共模與差模信號。共模信號所感知的阻抗為共模阻抗，差模信號感知的阻抗是差分阻抗。

通常來說，差分對設(shè)計(jì)要使兩條傳輸線等長，從而保證接收端信號邊沿處于同一時(shí)間點(diǎn)。當(dāng)Layout 過程中差分對出現(xiàn)不等長現(xiàn)象時(shí)，可通過蛇形線的方式調(diào)整長度，在信號發(fā)生檢測模塊中就使用了這樣的調(diào)控方式。但蛇形線會導(dǎo)致這一段的差分阻抗小于差分特性阻抗100 Ω，所以需要優(yōu)化蛇形線處的阻抗。

與上述仿真流程相同，將信號發(fā)生檢測模塊導(dǎo)入CST，裁剪出需要仿真的蛇形線。蛇形線三維結(jié)構(gòu)的側(cè)視圖和俯視圖如圖7 和圖8 所示。

圖7 蛇形線的側(cè)視圖

圖8 蛇形線的俯視圖

由俯視圖可以看出，蛇形線會導(dǎo)致兩條傳輸線耦合變?nèi)酰瑥亩沟貌罘肿杩乖龃?。仿真過程中使用改變蛇形線寬度的方式調(diào)控差分阻抗。與過孔阻抗優(yōu)化方式相似，對蛇形線線寬進(jìn)行了參數(shù)掃描后得出TDR 分析曲線。蛇形線阻抗參數(shù)掃描結(jié)果 如圖9 所示。

圖9 蛇形線阻抗參數(shù)掃描結(jié)果

可見，蛇形線的初始寬度與傳輸線相同，為 0.42 mm，此時(shí)蛇形線處差分阻抗比傳輸線原本的差分阻抗大3 Ω。將蛇形線寬度逐次遞增至0.58 mm，每次增加0.04 mm，共有5 組掃描結(jié)果。

由掃描結(jié)果可以看出，在蛇形線寬為0.54 mm時(shí)，其差分阻抗與傳輸線基本相同，而寬度增大至0.58 mm 時(shí)會使其阻抗小于傳輸線。參數(shù)優(yōu)化過程中，模型會沿用其他參數(shù)的網(wǎng)格劃分方式，所以結(jié)果比對會相對準(zhǔn)確，從而為傳輸線阻抗設(shè)計(jì)提供準(zhǔn)確參考。通過仿真結(jié)果可以看出，本文設(shè)計(jì)可以滿足SFF-8432 協(xié)議規(guī)范的傳輸損耗要求。

3 結(jié)語

本文設(shè)計(jì)了一款基于FPGA 的PCIe Gen3 接口硬件板卡FBC-810x，用于服務(wù)器以及數(shù)據(jù)中心的網(wǎng)絡(luò)協(xié)議解析加速。提供了完整的加速卡時(shí)鐘硬件設(shè)計(jì)方案以及加速卡電源設(shè)計(jì)方案。該設(shè)計(jì)采用了背鉆技術(shù)，同時(shí)對傳輸線進(jìn)行了仿真，優(yōu)化調(diào)整了由BGA 扇出的傳輸路徑、過孔參數(shù)以及背鉆參數(shù)，驗(yàn)證了本文設(shè)計(jì)的高頻板性能達(dá)標(biāo)。