十年?duì)帍?qiáng)逐鹿方寸間 以PPAC分析集成電路三巨頭的工藝制程

張平

英特爾、臺積電和三星是全球邏輯集成電路工藝制程最先進(jìn)的三家廠商。從28nm時(shí)代開始，這三家廠商就在集成電路的工藝制程上你追我趕，并一直持續(xù)到即將到來的3nm階段?；仡欉^去，展望未來，英特爾、臺積電和三星在集成電路工藝上究竟有怎樣的發(fā)展歷史，未來又會(huì)帶來怎樣的產(chǎn)品？今天本文就帶你一起了解一下。

PPAC：功率、性能、面積和成本

在集成電路的生產(chǎn)制造中有三個(gè)重要參數(shù)一功率、性能和面積，即Power、Performance和Area，它們被簡稱為PPA。PPA在過去一直都是作為衡量半導(dǎo)體產(chǎn)業(yè)發(fā)展的重要參數(shù)，比如臺積電在2020年Q1就宣稱旗下的3nm工藝相比5nm工藝，將具備25%?30%的功率降低，在相同功耗下10%?15%的頻率（性能）提升以及70%的面積縮減。

但是，僅僅使用PPA來衡量集成電路的制造水準(zhǔn)在當(dāng)前已經(jīng)不夠全面了。隨著工藝制程不斷向極限沖刺，成本逐漸上升并且已經(jīng)成為影響到新工藝發(fā)展的重要因素。因此，IMEC和應(yīng)用材料公司最近在新工藝開發(fā)的相關(guān)演講中，都建議在原有的PPA上加入"C"，也就是“Cost”成本，用PPAC四個(gè)維度來衡量新的工藝。

另外，相關(guān)的比較可能還涉及一些參數(shù)選取的問題。比如在集成電路的邏輯單元設(shè)計(jì)中，包括諸如標(biāo)準(zhǔn)單元、反相器、NAND門、掃描觸發(fā)器等不同的組件。其中，標(biāo)準(zhǔn)單元的尺寸由單元的類型和當(dāng)前單元所使用的工藝設(shè)計(jì)規(guī)則所決定。標(biāo)準(zhǔn)單元的具體尺寸可以用相關(guān)工藝的最小尺寸計(jì)算出來。比如標(biāo)準(zhǔn)單元的高度是最小金屬間距乘以軌道數(shù)，雙擴(kuò)散（DoubleDiffusionBreak，—種半導(dǎo)體單元制造工藝，簡稱DDB）單元的尺寸是一定數(shù)量的CPP（ContactedPolyPitch，接觸間距）加上在單元邊緣的一個(gè)額外CPP而確定的。

近年來，由于縮小單元尺寸時(shí)很難降低單元間距，因此人們通過縮小軌道來進(jìn)一步縮小單元。但是軌道高度的降低帶來的一個(gè)問題就是鰭片高度的降低。對于9個(gè)軌道的單元來說，每個(gè)晶體管可以設(shè)置4個(gè)鰭片，對于7.5個(gè)軌道來說，每個(gè)晶體管只有3個(gè)鰭片了，而目前最先進(jìn)的6軌道單元，每個(gè)晶體管只能設(shè)置2個(gè)鰭片。鰭片數(shù)量和驅(qū)動(dòng)電流緊密相關(guān)，在其他條件都相同的情況下，只有2個(gè)鰭片的6軌道單元的驅(qū)動(dòng)電流是4個(gè)鰭片的9軌道單元的一半。眾所周知，驅(qū)動(dòng)電流是決定晶體管性能很重要的一個(gè)參數(shù)，在2鰭片、6軌道晶體管上，較低驅(qū)動(dòng)電流直接帶來了一種新的"技術(shù)-設(shè)計(jì)-協(xié)同優(yōu)化"過程（DTC0），那就是開發(fā)一種新的工藝，使得2鰭片6軌道的晶體管也能獲得較局的驅(qū)動(dòng)電流。

由于晶體管在制造和設(shè)計(jì)過程中的復(fù)雜性，因此比較工藝密度時(shí)也存在很多取舍。比如很多試圖根據(jù)實(shí)際設(shè)計(jì)制造的晶體管數(shù)量來進(jìn)行工藝密度的對比。問題是根據(jù)不同的設(shè)計(jì)需求和目標(biāo)，工藝支持多種單元尺寸，比如6軌道和9軌道，針對高性能的設(shè)計(jì)將使用更多的9軌道單元，而相對較低性能但以較小尺寸為目標(biāo)的工藝會(huì)使用大量的6軌道單元，即使在同一代的工藝上，以不同的設(shè)計(jì)目標(biāo)為基準(zhǔn)，都會(huì)衍生出不同密度的多種工藝。因此，本文為了方便比較，使用了每種工藝上最小的單元（擁有最少的軌道）來計(jì)算每平方毫米的晶體管數(shù)量。本文假設(shè)的標(biāo)準(zhǔn)芯片將擁有60%的NAND單元和20%的掃描觸發(fā)器，避免部分廠商定制特殊單元所產(chǎn)生的尺寸差異。

除了上述內(nèi)容之外，邏輯集成電路的另一個(gè)關(guān)鍵性密度數(shù)值來自不同代次工藝所制造的SRAM尺寸，因?yàn)榻^大部分芯片都要使用到SRAM，因此它可以作為一個(gè)參考數(shù)據(jù)引入。

從2011年到2022年，工藝進(jìn)化之路

在看過了上一頁關(guān)于集成電路工藝和密度的介紹后，本文正式進(jìn)入工藝對比的部分。

2011年：22nm和28nm時(shí)代

本文的比較從10年前的2011年開始。在這一年，英特爾推出了22nm工藝，而三星和臺積電這樣的代工企業(yè)推出了28nm工藝。雖然現(xiàn)在我們在手機(jī)、PC等設(shè)備的高性能芯片上已經(jīng)看不到28nm工藝了，但是在更為廣泛的集成電路市場，28nm工藝依舊占據(jù)了極大的市場份額，甚至依舊是現(xiàn)在的主流工藝之一。

2011年，英特爾推出了22nmFinFET工藝，這也是全球首個(gè)FinFET的產(chǎn)品。三星和臺積電則利用HKMG（高K金屬柵極）技術(shù)推出了28nm工藝，

但依舊是平面晶體管技術(shù)。實(shí)際上HKMG是英特爾在2007年就已經(jīng)開始使用的技術(shù)，從這一點(diǎn)可以看出，英特爾在集成電路制造上相對其他廠商擁有顯著優(yōu)勢。

從具體參數(shù)來看，雖然英特爾宣稱自己的工藝是22nm并且啟用了FinFET，但是在一些關(guān)鍵參數(shù)上反而并沒有領(lǐng)先二星和臺積電的28nml藝太多，尤其是邏輯晶體管密度，英特爾僅為17.46，低于臺積電的19.32和三星的21.37。但是英特爾在SRAM的尺寸上表現(xiàn)最佳，僅為0.0920平方微米，遠(yuǎn)小于英特爾和臺積電。出現(xiàn)這樣的原因可能是英特爾考慮到性能問題，并且是首次使用FinFET，因此在邏輯電路上比較保守，但是在SRAM上又能充分發(fā)揮了新工藝的優(yōu)勢所致。

2014年?2015年：14nm和16nm時(shí)代

2014年，英特爾推出了他們第二代FinFET工藝。在這一代工藝上，英特爾更為積極地開始執(zhí)行面積縮減的策略，因此在各項(xiàng)指標(biāo)上英特爾相比臺積電和三星都處于絕對優(yōu)勢的地位，尤其是它的邏輯密度高達(dá)45.51，遠(yuǎn)遠(yuǎn)領(lǐng)先三星的34.68和臺積電的36.06。在SRAM單元的尺寸上，英特爾依舊維持了前代產(chǎn)品的優(yōu)勢，0.0588平方微米的尺寸僅相當(dāng)于三星的71%和臺積電的84%。

英特爾實(shí)際上在2013年就已經(jīng)推出了14nm初代工藝，但是遭遇了嚴(yán)重的良率問題，通過一段時(shí)間的調(diào)整，英特爾解決了這個(gè)問題并開始大規(guī)模生產(chǎn)。三星則憑借第一代14nm工藝接下了蘋果A9芯片的訂單，但隨后臺積電也拿到了訂單，并啟動(dòng)自己的16nm工藝進(jìn)行生產(chǎn)。由于三星和臺積電使用不同的工藝生產(chǎn)了同樣的廣品，因此這是一個(gè)比$父不同晶圓廠之間工藝差距的機(jī)會(huì)。最終結(jié)果顯示，三星制造的產(chǎn)品在功率上表現(xiàn)略好同時(shí)面積更小。但是也有人提出，A9芯片一開始就是基于三星工藝進(jìn)行設(shè)計(jì)的，因此三星表現(xiàn)更好也是應(yīng)該的。

2014年?2016年：10nm和14nm時(shí)代

英特爾在2014年后，工藝就一直止步于14nm，直到2019年。在這段長達(dá)五年的停滯期中，臺積電和三星逐漸趕了上來，并于2016年推出了10nm工藝，這是代工企業(yè)首次從英特爾手中搶到了工藝密度領(lǐng)先的位置，同時(shí)也是英特爾在制造工藝上落后的開始。在此之后，英特爾開始在每一代工藝中大幅度提高密度，但代工廠采用了"小步快跑"的方式，積極將新工藝不斷向前推進(jìn)，以保持自己的優(yōu)勢。

這里的關(guān)鍵數(shù)據(jù)包括邏輯密度，三星是54.55，臺積電是55.10，都大幅度超越英特爾的45.10。實(shí)際上，在2014年推出14nm—直到14nm+、14nm++、14nm+++之后，英特爾一直在不斷地拉大柵極間距，盡可能高地提高柵極高度，因此在頻率上不斷提升，但也變相增加了晶體管的體積和最終芯片的尺寸。英特爾的這些操作說明，在同代工藝中通過不斷地改進(jìn)和調(diào)整，在性能和頻率上依舊有非常多的潛力可以挖掘，但考慮到集成電3各成本和芯片面積息息相關(guān)，因此單獨(dú)提高PPAC的某一個(gè)方面也是很難獲得市場競爭力的。

2017年?2019年：10nm和7nm時(shí)代

臺積電在2017年搶先推出了7nm工藝，隨后三星在2018年跟上。英特爾的10nm工藝則是在2019年才進(jìn)入大規(guī)模量產(chǎn)階段，在2020年底又推出了10nmSuperFin的改良版。從數(shù)據(jù)來看，英特爾的10nm的確取得了比競爭對手7nm更高的邏輯晶體管密度，在SRAM尺寸上則略遜一籌，但差距并不大。另外在這個(gè)階段，英特爾開始認(rèn)為衡量集成電路的工藝不應(yīng)該只看代次，而是要綜合包括CPP、MMP、工藝密度等多方面參數(shù)進(jìn)行考慮。

EUV光刻技術(shù)在2019年開始出現(xiàn)在三星的7nm工藝上，當(dāng)然初次使用三星只生產(chǎn)了幾個(gè)EUV層，但這也是全球首個(gè)應(yīng)用EUV工藝的7nm技術(shù)。臺積電隨后在7nm的改良版技術(shù)上使用了EUV光刻，同樣也只是增加了幾個(gè)EUV層，這是全球首個(gè)可以大規(guī)模量產(chǎn)的7nmEUV工藝，據(jù)估計(jì)其最終EUV層數(shù)量在5層～7層之間。

2019年：5nm和10nmB寸代

2019年底，二星和臺積電開始啟動(dòng)5nm工藝的風(fēng)險(xiǎn)試產(chǎn)，并在2020年進(jìn)入了大規(guī)模生產(chǎn)中?？梢钥闯?，在英特爾上一代10nm和代工廠的7nm節(jié)點(diǎn)上，大家的邏輯晶體管密度是基本相當(dāng)?shù)摹５窃?nm上，臺積電實(shí)現(xiàn)了大約1.8倍的邏輯密度提升，三星只實(shí)現(xiàn)了1.33倍，這使得臺積電相對英特爾和三星獲得了巨量的邏輯密度優(yōu)勢，反映在市場上就是臺積電獲取了大部分5nm工藝訂單。另外，5nm工藝的EUV層也大幅度增加到了10層?15層，臺積電此時(shí)還推出了具有高電子迀移率硅鍺片PFET，進(jìn)一步穩(wěn)固了自己的技術(shù)優(yōu)勢。

現(xiàn)在，臺積電和三星都宣布在2021年啟動(dòng)3nm工藝的風(fēng)險(xiǎn)試產(chǎn)，在2022年開始大規(guī)模生產(chǎn)。英特爾則宣布在2022年啟動(dòng)7nm工藝的大規(guī)模生產(chǎn)——實(shí)際上這個(gè)大規(guī)模生產(chǎn)時(shí)間應(yīng)該是在2021年，但又被延遲了，而且新的傳言稱它可能進(jìn)一步延遲到2022年之后。目前3nm工藝最新的消息是，臺積電可能會(huì)按時(shí)推出，三星可能會(huì)延遲。

在7nm工藝上，英特爾首次使用EUV工藝。三星的3nm工藝則首次采用納米片HNS技術(shù)制造GAA全方位門控電路來實(shí)現(xiàn)，臺積電的3nm工藝則繼續(xù)堅(jiān)持FinFET。具體到最終結(jié)果方面，英特爾宣布7nm工藝比10nm工藝邏輯晶體管的密度翻倍至212.48，三星宣布3nm工藝的邏輯晶體管密度是前代工藝的1.35倍至180.31，臺積電則宣布3nm工藝是前代工藝的1.7倍，來到了316.65。基于這些邏輯晶體管的密度數(shù)據(jù)，我們看到英特爾的7nml藝在密度上甚至?xí)^三星的3nm工藝，臺積電則毫無疑問依舊是最強(qiáng)大的。在3nm節(jié)點(diǎn)，臺積電可能會(huì)使用15～30個(gè)EUV層，這應(yīng)該是其高密度的原因之一。

鑒于現(xiàn)在臺積電的領(lǐng)先優(yōu)勢，英特爾在之前的會(huì)議中宣稱自己會(huì)持續(xù)在工藝上發(fā)力，包括5nm和3nm工藝。但是英特爾也同時(shí)會(huì)將部分制造工作外包給代工廠商包括臺積電，這使得后者需要數(shù)年時(shí)間才能提高產(chǎn)能以應(yīng)付英特爾的采購需求。

PAAC分析

首先來看密度。正如我們前文所說的那樣，從各大代工廠商的歷史節(jié)點(diǎn)來看，英特爾更傾向于在每個(gè)關(guān)鍵芳點(diǎn)中獲取更大的邏輯密度改進(jìn)，臺積電和三星這樣的廠商則更傾向于快速引入新的芳點(diǎn)并更快速地推動(dòng)密度提升。事實(shí)上，在2014年到2022年，臺積電和三星在英特爾只推出三個(gè)新的工藝勞點(diǎn)的時(shí)候，就推出了五個(gè)工藝芳點(diǎn)。這里只計(jì)算了比較大的全代和半代節(jié)點(diǎn)，不包括V"++〃〃+++〃這樣的節(jié)點(diǎn)。

其次來看功耗和性能。實(shí)際上，比較不同企業(yè)、不同工藝之間的功率和性能其實(shí)是非常困難的。在理想狀態(tài)下，有人會(huì)在每個(gè)工藝上都使用同樣的設(shè)計(jì)來得到最終產(chǎn)品，比如帶有固定數(shù)量SRAM緩存的ARM核心，并公布功率、性能的指標(biāo)，但這涉及昂貴的成本耗費(fèi)，如果僅僅是為了獲得這個(gè)數(shù)據(jù)的話是完全劃不來的。因此，本文所給出的數(shù)據(jù)是綜合了多方因素后的估計(jì)值，僅供參考使用。

在功耗方面，這里僅僅對比了三星和臺積電，可以看出在14nm/16nm芳點(diǎn)，臺積電在功耗上稍微領(lǐng)先三星（蘋果的A9處理器更可能是設(shè)計(jì)問題），但幅度并不大，隨后的10nm芳點(diǎn)、7nm芳點(diǎn)、5nm芳點(diǎn)上，三星都大幅度落后于臺積電。轉(zhuǎn)折出現(xiàn)在3nm節(jié)點(diǎn)，可能是三星引入了HNS，雖然在晶體管密度上依舊表現(xiàn)不如臺積電，但是三星在功耗表現(xiàn)上基本和臺積電持平了。

再來看性能，這里加入了英特爾進(jìn)行對比。可以看到，英特爾在16nm/14nm時(shí)代要顯著領(lǐng)先于臺積電和三星，在10nm時(shí)代和臺積電的7nm工藝基本相當(dāng)，隨后則是臺積電和三星的舞臺，臺積電一直都顯著領(lǐng)先三星，直到現(xiàn)在。

最后我們來看PAAC中的"C"也就是成本。大家留意下一頁圖注為〃不同代次工藝的晶圓成本、晶體管密度和每晶體管耗費(fèi)情況"的圖片，下面以它進(jìn)行說明。

首先來看看左邊的晶圓成本。晶圓成本不包括掩模組的費(fèi)用，對于代工企業(yè)來說，掩模通常是客戶自行買單購買的，因此相對應(yīng)的，晶圓賣給客戶也不包含掩模價(jià)格。這里的問題是英特爾，因?yàn)槠渥援a(chǎn)自銷，所以掩模費(fèi)用通常攤銷在成本之內(nèi)，這和三星、臺積電存在差異。不過，考慮到英特爾的產(chǎn)能和掩模費(fèi)用本身并不大，本文在這里選擇將其忽視。但Pit著工藝提升，掩模的費(fèi)用正在迅速增加，這導(dǎo)致最終晶圓的數(shù)量非常影響掩模成本攤薄的能力。出現(xiàn)這樣的情況主要是光罩成本的上升，也就是說，只有大規(guī)模生產(chǎn)的芯片才能用得起領(lǐng)先工藝。此外，這里的統(tǒng)計(jì)成本也沒有考慮設(shè)計(jì)成本，實(shí)際上設(shè)計(jì)成本也在迅速增長。

在去掉很多難以統(tǒng)計(jì)或者影響不大的數(shù)據(jù)后，我們得出以下結(jié)論：晶圓成本隨著先進(jìn)工藝的使用會(huì)有著顯著的上升?？偟膩砜从⑻貭柟に嚨某杀疽恢倍急容^高，直到后期臺積電3nm工藝才超過英特爾。這反映了臺積電擁有晶體管密度最高的工藝，同時(shí)英特爾在制造方面互聯(lián)層數(shù)較低。

中間的圖片指的是晶體管密度。這個(gè)數(shù)據(jù)在之前就已經(jīng)詳細(xì)列出了?？梢钥闯雠_積電在3nm階段擁有最局的晶體官密度。

右邊的圖則結(jié)合了晶圓成本和晶體管密度，這表示的是不同廠商生產(chǎn)當(dāng)時(shí)最先進(jìn)的晶體管個(gè)體所耗費(fèi)的成本的趨勢。這張圖表明盡管更高的晶體管密度需要更昂貴的晶圓，但是相對應(yīng)的由于密度提升速度髙于晶圓成本提升速度，因此單位晶體管的成本還是下降了。當(dāng)然有些用戶認(rèn)為集成電路產(chǎn)品的價(jià)格在持續(xù)上升，不妨也從價(jià)格上升的集成電路所擁有的晶體管數(shù)量的角度進(jìn)行考慮。

通過統(tǒng)計(jì)可以看出，至少到3nm日寸代，摩爾定律依舊存在。在1965年《電子雜志》的開創(chuàng)性文章《把更多的元件塞進(jìn)集成電路》中，戈登_摩爾提出了后來被稱為摩爾定律的內(nèi)容，它的原文是·_Thecomplexityforminimumcomponentcostshasincreasedatarateofroughlyafactoroftwoperyear"，這個(gè)定律實(shí)際上為設(shè)備的復(fù)雜程度和時(shí)間建立了對數(shù)關(guān)系。從現(xiàn)在來看，摩爾定律依舊是有效的，可能存在一些偏差，但它的工作時(shí)間遠(yuǎn)遠(yuǎn)超過了當(dāng)時(shí)的預(yù)言。

最后，我們總結(jié)五條結(jié)論

1、? 目前集成電路代工企業(yè)已經(jīng)在制造密度方面超過了英特爾，臺積電是行業(yè)的領(lǐng)頭者。

2、? 功率方面，臺積電是行業(yè)領(lǐng)頭者，但是三星在3nm時(shí)代可能會(huì)迎頭趕上。

3、? 性能方面，臺積電的3nm工藝是現(xiàn)在性能最好的工藝。

4、? 面積方面，臺積電的3nm工藝提供了最好的晶體管密度。

5、? 成本方面，臺積電的3nm工藝提供了最好的每晶體管成本。

集成電路的尺寸、密度和性能衡量是一個(gè)很復(fù)雜的話題。本文這一個(gè)小節(jié)主要用于介紹一些集成電路或者半導(dǎo)體單元設(shè)計(jì)中比較基礎(chǔ)的內(nèi)容，以方便讀者閱讀本文和后續(xù)其他的文章。

一個(gè)典型的邏輯電路由很多標(biāo)準(zhǔn)單元組成，標(biāo)準(zhǔn)單元的尺寸由以下4個(gè)參數(shù)來確定，分別是：

M2P（金屬雙節(jié)距，Metaltwopitch）、TH（軌道高度，TrackHeight）、CPP（接觸間距，ContactedPolyPitch）、DDB（雙擴(kuò)散，DoubleDiffusionBreak）和SDB（單擴(kuò)散，Singlediffusionbreak）。

這四個(gè)參數(shù)又決定了單元高度、單元寬度、單元軌道數(shù)這三個(gè)重要的參數(shù)：

單元高度

標(biāo)準(zhǔn)單元的高度是M2P乘以TH。近年來，為了進(jìn)一步縮小標(biāo)準(zhǔn)單元尺寸，TH在被不斷縮小，同時(shí)也減少了M2P，這種做法是DTCO（技術(shù)-設(shè)計(jì)-協(xié)同優(yōu)化）技術(shù)的一部分。減少TH的一個(gè)關(guān)鍵因素是，由于空間限制，每個(gè)晶體管的鰭片數(shù)量需要在降低軌道高度的時(shí)候減少一部分，這被稱為鰭片去勢。但是，當(dāng)人們減少了每個(gè)晶體管鰭片數(shù)量來換取晶體管尺寸縮減的話，又會(huì)造成驅(qū)動(dòng)電流降低。在這種情況下，設(shè)計(jì)人員需要做出一定的補(bǔ)償來提局驅(qū)動(dòng)電流，比如提局籍片局度。央特爾在描述自己的工藝時(shí)，就反復(fù)強(qiáng)調(diào)過自己擁有業(yè)內(nèi)最高的鰭片高度。

單元寬度

標(biāo)準(zhǔn)單元的寬度取決于CPP以及工藝采用的是DDB還是SDB。例如，一個(gè)NAND門在SDB工藝下寬度只有3CPP，但是在DDB工藝下寬度就達(dá)到了4CPP。另一方面，一個(gè)掃描觸發(fā)器（SFF）的寬度在SDB工藝下可能是19CPP，或者在DBB工藝下是20CPP，當(dāng)然這里也需要考慮具體掃描觸發(fā)器的設(shè)計(jì)，本文只是舉了一個(gè)通常情況下的例子。因此，對NAND單元來說，采用SDB和DBB對其寬度尺寸的影響更大一些，掃描觸發(fā)器單元?jiǎng)t不是很敏感。

單元軌道數(shù)

單元軌道數(shù)也是決定單元尺寸的重要參數(shù)，一般討論工藝制程的時(shí)候只選擇最低的單元軌道數(shù)，但是不同的單元軌道數(shù)有不同的用途。比如臺積電7nmFinFET工藝的最小單元是2個(gè)鰭片的6軌道單元，另外還提供了3個(gè)鰭片的9軌道單元。9軌道單元的驅(qū)動(dòng)電流是6軌道單元的1.5倍，尺寸也是后者的1.5倍。因此就像正文說的那樣，最終如何選擇還是取決于廠商對產(chǎn)品的定位。

我們在這里給出一張表格，用于展示不同單元軌道數(shù)下標(biāo)準(zhǔn)單元的尺寸和密度等內(nèi)容。請注意，最后每平方毫米晶體管數(shù)量（百萬個(gè)）這個(gè)參數(shù)是基于60%的NAND單元和40%的SFF單元混合計(jì)算而得。

在這個(gè)表格中，一個(gè)有趣的內(nèi)容是，最小面積的SFF單元的晶體管密度是同一工藝上高性能NAND單元（9軌道單元）的2倍以上，還有許多其他類型的標(biāo)準(zhǔn)單元，其晶體管密度都是各有不同的。

有關(guān)存儲器SRAM陣列的內(nèi)容也值得一提。絕大部分SoC都要使用SRAM當(dāng)作緩存，甚至部分芯片一半以上的面積都是SRAM。臺積電的7nmFinFET工藝提供了高密度的6軌道（6T）SRAM單元，其面積為0.0270平方微米，其每平方毫米晶體管數(shù)量是222百萬個(gè)。從理論上來說，設(shè)計(jì)上如果使用了大量的SRAM，那么可以提高當(dāng)前芯片的晶體管密度，但實(shí)際上并不是這樣。在實(shí)際的芯片，比如AMD和英特爾推出的CPU中，SRAM單元的尺寸是根據(jù)SRAM密度換算出來的理論尺寸的2.93倍，出現(xiàn)這樣巨大差異的原因主要是因?yàn)槔碚撚?jì)算中并沒有考慮SRAM的電路互聯(lián)等內(nèi)容，如果計(jì)算正常使用的SRAM陣列的話，那么其密度就會(huì)下降至每平方毫米75.84百萬個(gè)晶體管。因此，這說明理論上的一些數(shù)據(jù)和最終實(shí)際生產(chǎn)中的數(shù)據(jù)還是存在巨大差異的。不光是SRAM，在SoC設(shè)計(jì)中還可能包括模擬、10和其他單元，這些特殊的功能單元將導(dǎo)致最終晶體管密度比預(yù)期的更低。

因此，鑒于不同的集成電路之間存在如此多的差異和不同，實(shí)際上我們僅僅使用芯片面積和芯片晶體管數(shù)量得到的數(shù)據(jù)是很難評價(jià)一個(gè)具體工藝的實(shí)際能力的。我們在實(shí)際比較時(shí)最好統(tǒng)一固定單元和固定比例。另外，出于廠商保密等原因，我們還有可能無法得到廠商原始數(shù)據(jù)，而一些測量出來的數(shù)據(jù)可能也存在比較大的差異。