CMOS閂鎖效應虛擬仿真實驗設計

朱 筠，劉有耀，張 霞

（西安郵電大學電子工程學院，西安 710121）

0 引言

由于中國集成電路產業(yè)發(fā)展迅速，在集成電路產業(yè)帶動下大量新興產業(yè)快速發(fā)展、壯大，需要大量的集成電路設計和集成系統(tǒng)專業(yè)領域人才，對現(xiàn)有教學體系和實踐平臺建設提出了更高要求，要能夠跟上最新產業(yè)的發(fā)展需求，才能培養(yǎng)出適合社會和企業(yè)需要的創(chuàng)新型人才［1-4］。

早在半個多世紀前就已經有學者開始研究CMOS電路閂鎖效應。近幾年，隨著集成電路制造工藝水平的提高及計算機輔助設計工具的發(fā)展，對閂鎖效應的研究工作越來越深入，能更直觀全面的理解閂鎖現(xiàn)象［5-6］。到21世紀，特征尺寸已進入亞微米級、甚至納米級，人們不僅需要高精度儀器對CMOS電路進行定位、定量分析閂鎖效應，更需要完善其理論，依靠計算機輔助工具預示出所設計的CMOS集成電路抗閂鎖能力的強弱。虛擬仿真實驗技術的發(fā)展和應用對閂鎖效應的研究工作提供了堅實的工具基礎［7-8］。

本文利用SILVACO TCAD軟件設計了CMOS電路閂鎖效應的虛擬仿真實驗，通過交互式工具和可視化輸出使學生對CMOS電路閂鎖效應的發(fā)生及抑制有較全面和更直接的認識，同時對以后CMOS電路的分析設計打下堅實的基礎。

1 CMOS閂鎖效應分析

閂鎖效應［9-10］，是指CMOS 器件結構中寄生的雙極晶體管（又稱寄生可控硅，簡稱SCR）被觸發(fā)導通后，會在電源VDD與地（GND）之間形成低阻抗大電流通路，有可能導致器件無法正常工作，嚴重時會造成CMOS電路的永久性損毀，如圖1（a）所示。

圖1 CMOS電路中的閂鎖效應

圖1（b）為發(fā)生閂鎖時電流電壓曲線圖，起初外加一個較小的電壓（U＜Utrig），SCR在高阻抗狀態(tài)下流過VDD～GND的電流是非常小的。當外加電壓不斷增加，增加到轉折電壓Utrig時，電壓值大于CMOS結構中的反向偏置電壓，產生了一個反向擊穿電流，此電流流過阱（或襯底）中的寄生電阻Rn，使PNP管發(fā)射結正偏即Q2導通。繼而Q1（NPN管）也導通，打開再生反饋機制。在圖中這個過渡區(qū)域表示為負阻區(qū)，是不穩(wěn)定的。若Q1和Q2的電流增益乘積大于1，正反饋機制得以維持，電流會不斷增大，導致大電流從VDD～GND 流過，并鎖定在極小電壓［11-12］。

若產生的閂鎖電流不受限制，則可以燒壞CMOS電路；即使閂鎖電流是受限制的，CMOS電路沒有永久性損害的發(fā)生，但是由于VDD和GND之間存在一條低阻抗路徑，仍有導致電路故障的潛在危害。

2 閂鎖效應仿真結構搭建及仿真

2.1 搭建閂鎖效應仿真結構

本實驗利用SILVACO TCAD軟件對CMOS電路中由于SCR產生的閂鎖效應進行虛擬仿真。如圖1（a）所示，雙阱CMOS 器件結構p 阱（P-well）中的NMOS器件源極接GND，漏極接輸出端Output。當橫向寄生的NPN管Q1導通時，首先是作為源極的N＋端被觸發(fā)，作為漏極的N＋端對Q1的影響可以忽略［8］。因此，在應用ATHENA工藝仿真器進行建模仿真時，對比圖2（a）略去NMOS器件中作為漏極的N＋端，只形成一個n＋摻雜區(qū)作為Q1的發(fā)射區(qū)，接電極Vs。

圖2 CMOS電路閂鎖效應仿真結構

同理，n阱（N-well）中的PMOS管源極接電源VDD，漏極接輸出端Output。對于縱向寄生PNP管Q2，作為源極的P＋端更易于觸發(fā)，作為漏極的P＋端對Q2的影響可以忽略。故搭建仿真結構時略去PMOS管的漏極P＋端，只建立一個p＋摻雜區(qū)，作為Q2管的發(fā)射區(qū)，接電極Vd。并分別在P-well中摻雜形成p＋區(qū)接電極pw，N-well中摻雜形成n＋區(qū)接電極nw，得到如圖2（b）所示簡化的CMOS電路閂鎖效應仿真結構，采用雙阱工藝，引出電極pw、Vs、Vd、nw，其中各部分摻雜及雜質濃度設置如表1所示。

2.2 閂所效應的觸發(fā)仿真

將ATHENA產生的CMOS結構導入ATLAS器件仿真器，并設置材料類型、模型參數(shù)、及載流子的壽命。電子壽命或空穴壽命的大小均會影響寄生SCR的電流增益，并同時考慮碰撞電離效應，具體參數(shù)設置見表2。

表1 ATHENA搭建的閂鎖仿真結構各部分摻雜參數(shù)

表2 ATLAS仿真時設置的模型及參數(shù)

仿真時，當存在正常脈沖偏置電壓時，閂鎖效應被觸發(fā)，剛開始時電流會緩慢增大；當電壓大于轉折電壓后，電流增大幅度逐漸減小；但在快結束時電流又急劇增大，電流電壓特性曲線如圖1（b）所示。

圖3給出了CMOS器件在加有偏置電壓后的瞬態(tài)仿真，圖中的INITIAL、INTERMEDIATE及FINAL分別為器件在觸發(fā)前、觸發(fā)中、以及觸發(fā)后3種狀態(tài)下的襯底電勢及電流分布情況。

圖3 觸發(fā)閂鎖時CMOS器件襯底電勢分布圖

INITIAL反映了剛加有偏置電壓時襯底電勢情況，由于在nw和Vd上加有正偏壓（0～5 V），故N-well區(qū)域的電位最高，顏色表現(xiàn)為紅色；而P-well區(qū)域電位最低為紫色。

INTERMEDIATE是觸發(fā)3 ps后襯底的電勢變化，并同時標識出了襯底中的位移電流線。脈沖電壓的上升沿和下降沿，會在襯底和負載之間產生一定的電壓差，從而在襯底中產生位移電流。當CMOS器件被閂鎖觸發(fā)后，從Vd到Vs之間會有明顯的電流流過，由兩個區(qū)域的電勢顏色可明顯看出，N-well區(qū)域的電勢降低，而P-well區(qū)域的電勢明顯上升。

FINAL是閂鎖觸發(fā)后1ns時的襯底電勢情況，閂鎖效應發(fā)生后會改變器件襯底電勢的分布情況，P-well區(qū)域電壓從5 V減小至4 V左右（顏色由最初的紅色變?yōu)樽罱K的黃色），N-well區(qū)域的電壓則從0增大到2 V左右（顏色從紫色變?yōu)樗{色和綠色）。

若閂鎖效應不發(fā)生，器件應該在短暫的觸發(fā)后回到初始狀態(tài)，也就是說圖3中FINAL和INITIAL的瞬態(tài)仿真應該相似，但事實上，圖3中FINAL和INITIAL明顯不同，這就是由閂鎖效應所導致的。

3 抗閂鎖結構的仿真

研究分析閂鎖效應的產生及觸發(fā)，是為了能夠更好的避免閂鎖效應的發(fā)生。CMOS電路中的閂鎖效應是由寄生的NPN管和PNP管同時導通引起的，只要不滿足產生閂鎖的條件，就可以避免閂鎖效應的發(fā)生。比如，若能使兩個寄生晶體管放大增益的乘積小于1，則無法形成正反饋回路，兩個晶體管無法同時導通，閂鎖就可以防止。通過集成電路工藝技術及版圖設計可以實現(xiàn)抑制閂鎖效應的發(fā)生。本實驗選取3種常用抗閂鎖結構［13-15］，設計其仿真結構并觀察其閂鎖觸發(fā)的瞬態(tài)仿真結果。

3.1 深槽隔離結構

在CMOS 器件中P-well、N-well有源區(qū)的中間制作一個深的絕緣槽體，增大寄生晶體管的基區(qū)寬度，可以降低橫向NPN管的增益，削弱PNPN的放電路徑，能有效抑制閂鎖效應的觸發(fā)。如圖4（a）、（b）所示，實驗中選擇絕緣體材料Si3N4填充深槽，槽的深度至少應大于阱的深度，才能起到抑制閂鎖的作用。且槽深越大，抑制閂鎖的能力越強、抑制效果越好。

3.2 保護環(huán)Guardring結構

分別在P-well區(qū)域和N-well區(qū)域內注入p＋摻雜區(qū)和n＋摻雜區(qū)作為多子保護環(huán)，搭建帶有保護環(huán)的CMOS結構，如圖4（d）、（e）所示。在襯底或阱中多子會形成電阻壓降，或在注入到寄生晶體管的基區(qū)前就已經被保護環(huán)收集，因此，多子保護環(huán)短路了原本流向電極pw的電流，降低了多子電流在襯底上產生的電壓降。相當于給原來的寄生電阻Rp并聯(lián)一個阻值更小的電阻且連接到地，有效減小寄生電阻的阻值，防止形成閂鎖。

3.3 絕緣體上硅技術（Silicon On Insulator，SOI）

SOI技術常采用3層夾心結構，最上層為制造器件的半導體薄層，中間層為用于隔離器件與襯底的隱埋氧化層，最下層為襯底硅，如圖4（g）、（h）所示。SOI CMOS結構中加入隱埋氧化層后，增大了襯底的電阻阻抗，電子不會傳輸?shù)较聦舆M行遷移，電子束或電子本身的遷移速度增快，提高了整體CMOS電路的運行速度，芯片的集成度更高，功耗更低，有效改善整個芯片的電性能。由于氧化層阻斷了寄生晶體管的正反饋路徑的形成，從根本上避免了閂鎖的形成。

圖4 抗閂鎖結構的仿真結果

由圖4（c）、（f）、（i）顯示的瞬態(tài)仿真截圖看出，這3種抗閂鎖結構在觸發(fā)的前、中、后3個狀態(tài)中襯底電勢分布幾乎是一樣的。證明了帶有Si3N4深槽隔離結構、Guardring結構、以及SOI CMOS結構均可以有效地抑制閂鎖效應的觸發(fā)，使得的FINAL和INITIAL是相似的。

抗閂鎖效應的方法較多，有時候可以聯(lián)合使用兩種或幾種抗閂鎖措施。學生可在此實驗的基礎上，查詢相關資料后選取合適的抗閂鎖結構進行仿真，以幫助學生更深刻的理解CMOS閂鎖觸發(fā)條件及抑制方法。

4 結語

本文利用SILVACO TCAD軟件設計了CMOS閂鎖效應虛擬仿真實驗，通過分析其觸發(fā)條件及觸發(fā)時刻襯底電流及電勢分布情況，給出了常用3種抗閂鎖結構的瞬態(tài)觸發(fā)仿真結果。在課堂教學中充分利用虛擬仿真軟件的強大功能，通過具體設置仿真結構和器件參數(shù)，以及可視化的圖形界面，使原本抽象的觸發(fā)過程變得具體形象，加深學生對理論知識的理解，把剛剛學到的理論知識利用計算機仿真形象化的再現(xiàn)出來，極大地激發(fā)了學生的學習熱情和積極性，獲得良好教學效果。