基于JESD204B 的1 GS/s、16-bit 數(shù)據(jù)采集系統(tǒng)研究

李海濤 ，李斌康 ，田 耕 ，阮林波 ，張雁霞

(1.西北核技術(shù)研究所，陜西 西安 710024；2.強(qiáng)脈沖輻射環(huán)境模擬與效應(yīng)國家重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710024)

0 引言

隨著微電子技術(shù)、半導(dǎo)體制造工藝的飛速發(fā)展，越來越多的數(shù)據(jù)采集系統(tǒng)基于“ADC+FPGA”的架構(gòu)，實(shí)現(xiàn)定制化的性能參數(shù)。一般情況下，模擬信號(hào)輸入ADC 進(jìn)行模擬數(shù)字轉(zhuǎn)換，ADC 輸出采樣數(shù)據(jù)至FPGA；當(dāng)ADC輸出的采樣數(shù)據(jù)率高于FPGA 內(nèi)部邏輯資源的處理速率時(shí)，F(xiàn)PGA 不能直接接收數(shù)據(jù)進(jìn)入其內(nèi)部邏輯資源，需要對輸入數(shù)據(jù)進(jìn)行接收轉(zhuǎn)換、延時(shí)調(diào)整和降速處理等操作之后，才能進(jìn)入FPGA 內(nèi)部處理；再通過外部總線協(xié)議讀取FPGA 內(nèi)部的緩存數(shù)據(jù)，做在線數(shù)據(jù)分析或離線數(shù)據(jù)分析。

國內(nèi)對數(shù)據(jù)采集系統(tǒng)的研究正在蓬勃開展，取得了很大的進(jìn)步和成果：2012 年，中國科學(xué)技術(shù)大學(xué)唐紹春基于時(shí)間交替并行采樣技術(shù)研制了10 GS/s、8-bit 的數(shù)據(jù)采集系統(tǒng)[1]；2013 年，中國科學(xué)院高能物理研究所鄒劍雄研制了4 GS/s、12-bit 數(shù)據(jù)采集系統(tǒng)[2]；2019 年，中國科學(xué)技術(shù)大學(xué)梁昊研制雙通道5 GS/s、10-bit 數(shù)據(jù)采集系統(tǒng)[3]；2019 年，成都電子科技大學(xué)周楠研制了5 GS/s、12-bit 數(shù)據(jù)采集系統(tǒng)[4]；2019 年，成都電子科技大學(xué)蔣俊、楊擴(kuò)軍基于時(shí)間交替并行采樣技術(shù)研制了20 GS/s、8-bit 數(shù)據(jù)采集系統(tǒng)[5]；2019 年，中國工程物理研究院二所吳軍研制了6.4 GS/s、12-bit 前置數(shù)據(jù)采集系統(tǒng)，應(yīng)用于脈沖輻射場診斷。

國內(nèi)外公司也推出很多的示波器產(chǎn)品等，包括中國的公司如普源精電科技(RIGOL)基于自研的鳳凰座(Phoenix)示波器ASIC 芯片組，研制的DS8000 示波器性能達(dá)到10 GS/s、8-bit。美國Tektronix 公司研制的高分辨率示波器如MSO58LP，性能達(dá)到3.125 GS/s、12-bit；美國Teledyne 公司研制的高分辨率示波器如HDO8108A，性能達(dá)到2.5 GS/s、12-bit，還有一款數(shù)據(jù)采集卡ADQ7，性能達(dá)到10 GS/s、14-bit；美國Gage 公司的Razormax 數(shù)據(jù)采集卡對應(yīng)指標(biāo)為1 GS/s、16-bit，TB3-EON數(shù)據(jù)采集卡指標(biāo)為6 GS/s、12-bit；美國Spectrum 公司的M4x.2234-x4數(shù)據(jù)采集卡指標(biāo)為5 GS/s、8-bit；美國Pico Technology 公司的Pico-Scope6407 數(shù)據(jù)采集卡性能為5 GS/s、8-bit；瑞士PSI 研發(fā)的SIS3305 數(shù)據(jù)采集卡性能為5 GS/s、10-bit 等。

圖1 1 GS/s、16-bit 數(shù)據(jù)采集系統(tǒng)硬件原理

可以看到，對數(shù)據(jù)采集系統(tǒng)的性能參數(shù)更多關(guān)注在采樣率上，以提高數(shù)據(jù)采集系統(tǒng)的時(shí)間測量精度為目的，針對超快前沿的信號(hào)波形，用高采樣率獲取足夠精細(xì)的時(shí)間信息。本文主要研究了高分辨率的數(shù)據(jù)采集系統(tǒng)，針對超大動(dòng)態(tài)范圍的信號(hào)波形，用高分辨率獲取足夠精細(xì)的幅度信息?？傮w來說，前述的數(shù)據(jù)采集系統(tǒng)的垂直分辨率多為8-bit、12-bit，對應(yīng)的動(dòng)態(tài)范圍有限，約100 倍、700 倍，有效位低于10-bit，在幅度歸一化的情況下，最低可分辨1/700 的滿量程電壓幅值。有些探測器輸出信號(hào)的動(dòng)態(tài)范圍大于1 000倍，為了既獲取整體波形，又獲取波形細(xì)節(jié)，12-bit 的分辨率就不能滿足要求。這種情況下，一般通過信號(hào)分路、信道量程搭接等操作，實(shí)現(xiàn)對信號(hào)的精細(xì)測量；為保證信號(hào)測量的精度，相鄰測量信道量程必須有較大的重疊部分，這會(huì)降低信道有限的動(dòng)態(tài)范圍；此外，各信道的幅值誤差不同、時(shí)間誤差不同，量程搭接時(shí)會(huì)導(dǎo)致測量精度降低[6]。本文研制了一款采樣率為1 GS/s、分辨率為16-bit 的數(shù)據(jù)采集系統(tǒng)，采用一個(gè)信道對應(yīng)一個(gè)探測器，既消除了分路、量程搭接引入的誤差影響，又節(jié)約了測量信道，實(shí)現(xiàn)了對大動(dòng)態(tài)范圍信號(hào)的高精度測量。

1 數(shù)據(jù)采集系統(tǒng)研制

采用“ADC+FPGA”的架構(gòu)，研制定制化的性能參數(shù)的高速高精度數(shù)據(jù)采集系統(tǒng)[7-10]，硬件原理如圖1 所示。目前，采樣率1 GS/s 以上、分辨率達(dá)到16-bit 的商業(yè)化的ADC 芯片大多沒有商用，選擇一款現(xiàn)有的商業(yè)ADC芯片，該芯片內(nèi)部包含4 個(gè)250 MS/s、16-bit 的Pipeline 架構(gòu)的ADC 通道[11]，采用片上時(shí)間交替(Time Interleaved)采樣技術(shù)實(shí)現(xiàn)1 GS/s、16-bit 的性能參數(shù)，通過SPI 接口配置ADC 輸出采樣數(shù)據(jù)率為5 Gbps/lane×8-lane。ADC芯片的有效位典型值約為11.5-bit(fin=10 MHz)，理論上可以實(shí)現(xiàn)2 800 倍的動(dòng)態(tài)范圍。不同于傳統(tǒng)的采樣數(shù)據(jù)輸出接口協(xié)議采用的CMOS 驅(qū)動(dòng)器、LVDS 驅(qū)動(dòng)器等，ADC 輸出采樣數(shù)據(jù)接口采用了新的JESD204B 接口協(xié)議，JESD204B 協(xié)議采用CML 驅(qū)動(dòng)器，具有數(shù)據(jù)傳輸率高、使用引腳少等優(yōu)點(diǎn)，針對多路通道(lane)高速串行數(shù)據(jù)的同步，JESD204B 給出了確定性延遲的解決方案。

FPGA 芯片選擇Xilinx 公司28 nm 制造工藝的Kintex-7 系列，型號(hào)為XC7K325T-2FFG900I，芯片內(nèi)部具有集成16 通道GTX 收發(fā)專用硬核，單通道GTX 可實(shí)現(xiàn)12.5 Gb/s 的數(shù)據(jù)率，通過配置JESD204B 鏈路上的Tx、Rx 和時(shí)鐘等的各項(xiàng)連接參數(shù)[12]，建立具有確定性延遲的JESD204B 鏈路，采用8 通道接收ADC 輸出的高達(dá)40 Gb/s 的采樣數(shù)據(jù)。FPGA 還實(shí)現(xiàn)了通過SPI 接口配置ADC 和LMK04828B 芯片工作狀態(tài)、通過IP 配置光纖接口和網(wǎng)絡(luò)接口同外部通信等功能。

JESD204B 高速串行接口協(xié)議的時(shí)鐘數(shù)據(jù)同步方式為自同步(Self-Synchronous)[13]，自同步方式將時(shí)鐘包含在數(shù)據(jù)流中進(jìn)行編碼傳輸。這種方式使得時(shí)鐘和數(shù)據(jù)的延時(shí)路徑相同，能最優(yōu)的保證時(shí)序收斂。選擇TI 公司的JESD204B 協(xié)議專用時(shí)鐘芯片，LMK04828B 芯片為系統(tǒng)提供器件時(shí)鐘、參考時(shí)鐘等，如圖1 所示，整個(gè)數(shù)據(jù)采集系統(tǒng)的時(shí)鐘同源，所有時(shí)鐘間的相位差保持穩(wěn)定，這有利于JESD204B 鏈路的建立。研制的硬件實(shí)物圖如圖2所示。

圖2 1 GS/s、16-bit 數(shù)據(jù)采集系統(tǒng)實(shí)物圖

2 JESD204B 協(xié)議及實(shí)現(xiàn)

JESD204B 協(xié)議主要用于模數(shù)/數(shù)模轉(zhuǎn)換器(ADC/DAC)和邏輯器件之間(FPGA/DSP/ASIC)的高速率數(shù)據(jù)傳輸，最大支持12.5 Gb/s 的雙向傳輸數(shù)據(jù)率，分為3 個(gè)子類，分別是子類0、子類1、子類2，不同的子類區(qū)別主要是對傳輸通道間同步和鏈路上確定性延遲(Deterministic Latency，DL) 的測量和校正，JESD204B 的子類1 實(shí)用性強(qiáng)，使用也最為廣泛，子類1 使用器件時(shí)鐘(device clock，dclk)、系統(tǒng)參考時(shí)鐘(system reference clock，sysref)支持確定性延遲[14]。

典型的JESD204B 子類1 的連接如圖3 所示，和開放系統(tǒng)互連(OSI)給出的標(biāo)準(zhǔn)網(wǎng)絡(luò)七層協(xié)議相比，JESD204B協(xié)議只使用了其中的4 層，分別是應(yīng)用層、傳輸層、數(shù)據(jù)鏈路層、物理層，各層需要完成特定的功能[11]。對發(fā)送端Tx 來說，應(yīng)用層支持鏈路參數(shù)配置和數(shù)據(jù)映射，以便正確傳輸和解讀數(shù)據(jù)；傳輸層通過添加控制位或者結(jié)束位等方式實(shí)現(xiàn)轉(zhuǎn)換樣本與成幀byte 之間的映射，將數(shù)據(jù)包裝成幀，并根據(jù)需要完成加擾操作；在數(shù)據(jù)鏈路層，實(shí)現(xiàn)8b/10b 編碼，監(jiān)測字符，建立同步的JESD204B 鏈路，監(jiān)測和維護(hù)通道對齊；物理層完成數(shù)據(jù)串行、數(shù)據(jù)收發(fā)操作等。接收端Rx 的JESD204B 分層協(xié)議則進(jìn)行反向操作過程；文中所述的JESD204B 鏈路建立連接，未經(jīng)特殊說明，都是在數(shù)據(jù)鏈路層建立穩(wěn)定連接。

一般來說，提到JESD204B 鏈路建立，講的都是JESD-204B 在數(shù)據(jù)鏈路層建立連接的過程，如圖4 所示[12]，具體分為三個(gè)過程：(1)Tx、Rx 收到外部提供的sysref 信號(hào)之后，確保內(nèi)部器件時(shí)鐘dclk、幀時(shí)鐘(Frame Clock，F(xiàn)C)、本地多幀時(shí)鐘(Local Multi-Frame Clock，LMFC)等時(shí)鐘相位對齊。Tx 檢測到Rx 輸出的sync 信號(hào)拉低，在下一個(gè)多幀時(shí)鐘周期上升沿開始代碼組同步(Code Group Sync，CGS)過程，CGS 過程一般為一個(gè)LMFC 周期。(2)CGS 過程完成之后的下一個(gè)LMFC 周期開始初始化通道同步(Initial Lane Alignment，ILA)過程，一般情況下，完成ILA過程需要四個(gè)LMFC 周期。(3)之后開始數(shù)據(jù)傳輸過程(Data Transmission)，數(shù)據(jù)傳輸時(shí)，按照規(guī)則對特定數(shù)據(jù)進(jìn)行字節(jié)替換，保證幀對齊和多幀對齊，實(shí)現(xiàn)確定性延遲。由于JESD204B 采用了8b/10b 的編碼方式，因此即使在數(shù)據(jù)傳輸階段，獲得了全帶寬傳輸，其數(shù)據(jù)傳輸效率也僅為80%。有5 個(gè)常用8b/10b 編碼的控制字符，功能是對數(shù)據(jù)流實(shí)時(shí)監(jiān)測，保持JESD204B 鏈路的確定性延遲，它們分別是：/K/：/K28.5/，CGS 同步專用字符；/F/：/K28.7/，串行數(shù)據(jù)流中的幀對齊字符；/A/：/K28.3/，串行數(shù)據(jù)流中的多幀對齊字符；/R/：/K28.0/，ILA 中多幀對齊字符；/Q/：/K28.4/，ILA 中第二個(gè)多幀中第二個(gè)字節(jié)專用，配置字符。

圖3 典型的JESD204B 協(xié)議連接

圖4 JESD204B 在數(shù)據(jù)鏈路層建立連接的過程

JESD204B 鏈路不僅要建立穩(wěn)定連接，還要保證鏈路的確定性延遲[15]。確定性延遲定義為從發(fā)送端Tx 的并行幀數(shù)據(jù)輸入至接收端Rx 解幀并行數(shù)據(jù)輸出所需的時(shí)間，該時(shí)間通常以幀時(shí)鐘周期、多幀時(shí)鐘周期或器件時(shí)鐘周期為單位進(jìn)行測量。JESD204B 鏈路的確定性延遲具有三層含義：(1)對單個(gè)通道而言，延時(shí)具有可重復(fù)性，不隨多次上電或再同步事件而改變，即是確定性延遲不確定度(DLU)為0 個(gè)dclk；(2)對單個(gè)器件而言，鏈路上多個(gè)通道的延時(shí)具有可重復(fù)性，不隨多次上電或再同步事件而改變；(3)對多個(gè)器件而言，如果采用同一個(gè)時(shí)鐘源產(chǎn)生器件時(shí)鐘dclk、參考時(shí)鐘sysref 等，那么多個(gè)器件之間的所有通道延時(shí)具有可重復(fù)性，不隨多次上電或再同步事件而改變。為保證JESD204B 鏈路上多通道數(shù)據(jù)的同步傳輸，要求DL 在鏈路上電建立過程和鏈路重新建立過程中都是確定可測且可校準(zhǔn)。DL 包括固定延遲和可變延遲共2 個(gè)部分，其中固定延遲主要由傳輸鏈路的物理層特性以及傳輸層中對幀參數(shù)的設(shè)置所決定，類似于latency 的概念；可變延遲則是由于傳輸過程中多個(gè)傳輸層的時(shí)鐘相位不對齊所產(chǎn)生，其本質(zhì)是鏈路建立過程中代碼組同步(CGS)階段到初始通道對齊階段(ILA)的時(shí)間不確定性，在鏈路上電建立和鏈路重新建立過程中會(huì)變化；可變延遲可以準(zhǔn)確測量，且在Rx 端的彈性緩沖器中可以校正。

為了保證Tx 端、Rx 端對確定性延遲的測量精度[16]，需要嚴(yán)格控制dclk、FC、LMFC 之間的相位差，sysref 可以實(shí)現(xiàn)JESD204B 鏈路上的時(shí)鐘初始相位對齊，保證對DL的精確測量。sysref 有三種工作模式：脈沖模式(pulsed sysref)、周期模式(periodic sysref)、間歇周期模式(gapped periodic sysref)。理論上，使用三種sysref 工作模式均可建立穩(wěn)定的、具有確定性延遲的JESD204B 鏈路連接。根據(jù)文獻(xiàn)[10]結(jié)論，一般推薦使用脈沖sysref 建立具有確定性延遲的JESD204B 鏈路，圖5 給出了使用脈沖sysref 模式下的JESD204B 連接建立監(jiān)測波形，圖中信號(hào)①為8-脈沖sysref 信號(hào)，頻率為3.906 25 MHz，信號(hào)②為sync波形監(jiān)測，可見sysref 后，首先對齊dclk、FC、LMFC 等時(shí)鐘的相位，之后Rx 把sync 拉高并被Tx 監(jiān)測到，開始CGS 過程，最終建立穩(wěn)定的、具有確定性延遲的JESD204B 鏈路連接。

圖5 脈沖sysref 模式下的JESD204B 連接建立監(jiān)測波形

在PCB 設(shè)計(jì)時(shí)，需要注意JESD204B 專用時(shí)鐘引腳及走線，這對建立JESD204B 鏈路的確定性延遲具有重要作用。對ADC 而言，其sysref、dclk 差分引腳固定，直接輸入即可；對LMK04828B 而言，其sysref、dclk 差分引腳固定，直接選擇一對輸出即可；對Kintex-7 而言，其GTX IP 核需要外部提供refclk、glblclk 和sysref 3 個(gè)時(shí)鐘信號(hào)，輸入較前兩者復(fù)雜。refclk 是JESD204B 收發(fā)的參考時(shí)鐘；glblclk 是IP 核的核心時(shí)鐘(core clock)，glblclk 頻率必須為通道數(shù)據(jù)傳輸率的1/40，作用包括抓取sysref的上升沿(充當(dāng)dclk 的角色)和將syncb 置為低電平(Rx端，開始CGS 過程)等；refclk 頻率值等于glblclk 頻率值時(shí)，可以替代glblclk 作為核心時(shí)鐘，這樣可以節(jié)省1 對差分時(shí)鐘引腳，降低走線難度。圖6 所示為Kintex-7 GTX典型的時(shí)鐘輸入方式，refclk 需要從GTX 的專用時(shí)鐘引腳進(jìn)入，之后經(jīng)專用原語IBUFDS_GT 進(jìn)入IP 核內(nèi)部；glblclk 則是從FPGA 的專用時(shí)鐘引腳進(jìn)入，經(jīng)FPGA 內(nèi)部原語IBUFDS 和BUFG 后進(jìn)入IP 核內(nèi)部；sysref 是從FPGA 的專用時(shí)鐘引腳進(jìn)入，經(jīng)FPGA 內(nèi)部原語IBUFDS后進(jìn)入IP 核內(nèi)部。本文還測試了以下幾種非典型時(shí)鐘輸入方式：(1)如果glblclk 從GTX 的專用時(shí)鐘引腳進(jìn)入的情況，可以使用專用原語IBUFDS_GT 和FPGA 原語BUFG 進(jìn)入IP 核內(nèi)部，因?yàn)镮BUFDS_GT 和IBUFDS 延時(shí)不同，雖然實(shí)際測試中沒有發(fā)現(xiàn)時(shí)序不收斂的情況，但是不推薦使用；(2)如果glbdk 沒有從GTX 的專用時(shí)鐘引腳進(jìn)入，而是從FPGA 的專用時(shí)鐘引腳接入，也可以使用IBUFDS 原語之后進(jìn)入到IP 核內(nèi)部，同樣也不推薦使用；(3)如果glblclk 或者refclk 的差分引腳反接，這種情況，可以在時(shí)鐘信號(hào)的輸出端進(jìn)行反向設(shè)置，也可以在GTX IP 核內(nèi)部更改差分引腳極性實(shí)現(xiàn)反向，反向操作引入的延時(shí)不可預(yù)知，同樣不推薦使用。以上幾種非典型時(shí)鐘輸入方式，雖然在周期sysref 模式下均可實(shí)現(xiàn)JESD204B 的確定性延遲，但不推薦使用。

圖6 GTX IP 核時(shí)鐘典型輸入方式

參考文獻(xiàn)[15]指出，在周期sysref 模式下，sysref 頻率會(huì)對ADC 的采樣數(shù)據(jù)造成頻譜污染，因此不推薦使用周期sysref 模式建立JESD204B 鏈路連接。本文專門對此進(jìn)行研究驗(yàn)證，結(jié)果如圖7 所示。在輸入端50 Ω 接地的情況下，分析得到ADC 的采樣數(shù)據(jù)，給出了脈沖sysref 模式和周期sysref 模式下的頻率譜密度分析，頻帶寬度DC～20 MHz，可以看到，3.906 25 MHz 的基頻及其諧波處并未見到明顯干擾，脈沖sysref 模式平均噪底(-115.5 dB)和周期sysref 模式的平均噪底(-115.8 dB)基本相同。綜上，考慮到JESD204B 鏈路的穩(wěn)定建立和確定性延遲等因素，結(jié)合PCB 設(shè)計(jì)時(shí)的典型時(shí)鐘輸入方式和非典型輸入方式，推薦采用周期sysref 模式建立JESD204B 鏈路連接。

圖7 脈沖sysref 模式和周期sysref 模式下ADC 采樣數(shù)據(jù)頻譜分析

3 采樣數(shù)據(jù)分析

時(shí)間交替采樣技術(shù)可以在PCB 板上實(shí)現(xiàn)，也可以在芯片內(nèi)部實(shí)現(xiàn)，目前很多的高采樣率、高分辨率ADC 芯片自身就是采用片上時(shí)間交替采樣技術(shù)實(shí)現(xiàn)的，大多數(shù)的芯片技術(shù)手冊上都有詳細(xì)描述，例如ADC 芯片手冊，明確給出其采用了4 個(gè)250 MS/s、16-bit 的Pipeline ADC 通道，使用時(shí)間交替采樣技術(shù)達(dá)到1 GS/s、16-bit 的性能。分析對比了兩種ADC 芯片，一款為TI 公司的ADS5400 芯片，指標(biāo)為1 GS/s、12-bit；另一款為本文使用的ADC，采樣數(shù)據(jù)分析結(jié)果如圖8 所示，給出了在輸入端50 Ω 接地的情況下，ADS5400 和ADC 的頻率譜密度，ADS5400 的平均噪底約-109.5 dB，ADC 的平均噪底約-121.7 dB，這個(gè)噪底對應(yīng)了兩款芯片的分辨率，根據(jù)有效位的計(jì)算公式，看到兩者相差12.2 dB，有效位相差約2-bit，符合手冊中給出的有效位典型值。ADC 的噪聲頻譜在250 MHz 頻率點(diǎn)有一個(gè)凸起，對應(yīng)的就是250 MHz的ADC 單通道采樣頻率；與之對比的ADS5400 芯片，在200 MHz、400 MHz 頻率點(diǎn)有凸起，可以推斷，ADS5400 芯片采用5 片200 MS/s、12-bit 的Pipeline ADC 使用時(shí)間交替采樣技術(shù)達(dá)到1 GS/s、12-bit 的性能，雖然ADS5400手冊中沒有明確給出其采用的技術(shù)路線，通過分析頻率譜密度結(jié)果可以有效支持該結(jié)論。

圖8 50 Ω 空載信號(hào)的頻率譜密度

對研制的1 GS/s、16-bit 的高精度數(shù)據(jù)采集系統(tǒng)進(jìn)行測試，使用Agilent 33250A 作為信號(hào)源，輸出10 MHz正弦波進(jìn)入到ADC 模擬輸入端，測量得到的時(shí)域波形和頻域圖形如圖9(a)、圖9(b)所示。圖9(b)中，250 MHz 對應(yīng)的毛刺為時(shí)間交替采樣ADC 通道工作頻率，230 MHz、240 MHz 對應(yīng)的是二階互調(diào)失真(IMD2)?？梢钥吹?，由于各種原因(主要是輸入正弦波頻率和ADC 采樣頻率的選擇)，數(shù)據(jù)采集沒有滿足相干采樣的要求，因此頻域的頻譜泄露比較大，形成了比較大的喇叭口。

4 結(jié)論

本文研制了1 GS/s、16-bit 高速高精度數(shù)據(jù)采集系統(tǒng)，建立了具有確定性延遲的JESD204B 鏈路，確保FPGA對ADC 輸出采樣數(shù)據(jù)的準(zhǔn)確接收和解析。分析了周期sysref 和脈沖sysref 兩種模式對ADC 輸出采樣數(shù)據(jù)的影響，推薦采用周期sysref 建立穩(wěn)定的、具有確定性延時(shí)的JESD204B 連接。通過分析采樣數(shù)據(jù)的頻率譜密度，驗(yàn)證了ADC 芯片內(nèi)部包含4 個(gè)片上ADC 通道的結(jié)論。

圖9 ADC 采集的正常的10 MHz 正弦波波形