一種輕量級(jí)的處理器核性能分析框架*

雷國(guó)慶，馬馳遠(yuǎn)，王永文，鄭 重

(國(guó)防科技大學(xué)計(jì)算機(jī)學(xué)院,湖南 長(zhǎng)沙 410073)

1 引言

通用微處理器作為信息系統(tǒng)的基石，其重要性不言而喻。近二十年來，國(guó)家大力支持國(guó)產(chǎn)中央處理器CPU(Central Processing Unit)研發(fā)，打造出了以飛騰、龍芯和申威等為代表的國(guó)產(chǎn) CPU 品牌，開發(fā)了涵蓋高性能計(jì)算、服務(wù)器、桌面終端和嵌入式等各個(gè)領(lǐng)域的 CPU 產(chǎn)品，并且在黨政軍地多個(gè)國(guó)產(chǎn)安全替代項(xiàng)目中批量應(yīng)用，增強(qiáng)了國(guó)產(chǎn)化替代的信心。然而，現(xiàn)有的國(guó)產(chǎn)通用微處理器 CPU 也存在明顯的不足，技術(shù)指標(biāo)與國(guó)際先進(jìn)水平差距仍然較大。以體現(xiàn)了 CPU 核心性能的 SPEC2006 基準(zhǔn)測(cè)試為例，當(dāng)前 Intel 主流CPU 的 SPEC2006 得分超過40分[1]，而國(guó)產(chǎn)CPU的SPEC2006得分只有 15～20 分，這說明國(guó)產(chǎn)CPU的核心性能與 Intel 主流水平相比還有 3～5 倍的差距。為了提升國(guó)產(chǎn)CPU 的可用性，必須進(jìn)一步提升 CPU 性能，縮短與國(guó)際主流 CPU 的差距。

為了提升處理器特別是處理器核的性能，需要從架構(gòu)設(shè)計(jì)、性能建模、邏輯實(shí)現(xiàn)和性能分析等多個(gè)方面進(jìn)行大量的工作。隨著摩爾定律和 Dennard 縮放定律逐漸失效，單純依靠先進(jìn)工藝帶來的性能提升越來越有限，架構(gòu)設(shè)計(jì)在處理器中的作用越來越重要[2]。處理器架構(gòu)特別是處理器微架構(gòu)一般包含各種關(guān)鍵設(shè)計(jì)參數(shù)，如取指寬度、譯碼寬度、分派寬度、緩存大小(包括一級(jí)緩存、二級(jí)緩存、三級(jí)緩存等)、發(fā)射隊(duì)列端口數(shù)、發(fā)射隊(duì)列項(xiàng)數(shù)，執(zhí)行部件數(shù)目和執(zhí)行部件延遲等。為了獲得優(yōu)化的設(shè)計(jì)參數(shù)，工業(yè)界和學(xué)術(shù)界都十分重視使用模擬器來進(jìn)行處理器性能建模和微架構(gòu)設(shè)計(jì)空間探索[3]。然而，性能失準(zhǔn)是模擬器建模存在的問題，為了更好地發(fā)揮模擬器的作用，需要在處理器的開發(fā)過程中不斷地對(duì)模擬器進(jìn)行性能校準(zhǔn)和性能驗(yàn)證[4]。

模擬器主要用于架構(gòu)探索和處理器的 RTL 設(shè)計(jì)完成之前的性能分析和軟件開發(fā)。與模擬器相比，處理器的RTL模型準(zhǔn)確度高，直接決定了最終芯片的實(shí)際性能，因此基于RTL模型進(jìn)行性能分析是實(shí)際處理器設(shè)計(jì)中性能分析的重點(diǎn)。從處理器設(shè)計(jì)和實(shí)現(xiàn)的流程來看，處理器的設(shè)計(jì)和實(shí)現(xiàn)一般包括概要設(shè)計(jì)、詳細(xì)設(shè)計(jì)、前端RTL 設(shè)計(jì)編碼、功能驗(yàn)證、性能測(cè)試、RTL signoff、物理設(shè)計(jì)、流片、硅前和硅后測(cè)試等過程。在實(shí)際流程中，處理器的RTL性能驗(yàn)證在上述開發(fā)流程中處于中后期，并且在實(shí)際中一般以系統(tǒng)級(jí)的性能驗(yàn)證為主。如果在系統(tǒng)級(jí)驗(yàn)證中發(fā)現(xiàn)影響比較大的性能缺陷，則需要返回到前端修改RTL設(shè)計(jì)，設(shè)計(jì)修改較大時(shí)可能會(huì)導(dǎo)致重啟所有的功能驗(yàn)證和性能驗(yàn)證流程，使得研制進(jìn)度嚴(yán)重滯后。因此，在系統(tǒng)級(jí)性能驗(yàn)證之前，如何提前發(fā)現(xiàn)和快速定位 RTL 設(shè)計(jì)中引入的性能缺陷就顯得十分重要。

為了及時(shí)發(fā)現(xiàn)RTL設(shè)計(jì)中引入的和預(yù)期不符的性能缺陷，本文提出了一種輕量級(jí)的基于RTL 仿真的處理器核性能分析框架，在處理器核的RTL 代碼基本功能穩(wěn)定以后，通過輸入輕量級(jí)的裸機(jī)測(cè)試激勵(lì)，即可基于該框架對(duì)新一代處理器核(New Core)的RTL設(shè)計(jì)實(shí)現(xiàn)的性能預(yù)期進(jìn)行驗(yàn)證，從而在核級(jí)驗(yàn)證的早期及時(shí)發(fā)現(xiàn)性能設(shè)計(jì)缺陷。

2 相關(guān)工作

由于處理器的研制周期長(zhǎng)，在處理器實(shí)際芯片生產(chǎn)完成之前，采用性能建模是處理器性能分析的一種重要方式。文獻(xiàn)[5]針對(duì)超標(biāo)量微處理器的結(jié)構(gòu)特點(diǎn)，提出了適用于大數(shù)據(jù)集基準(zhǔn)程序的性能分析模型 MAMO(Mircroprocessor Analytical MOdel)，采用指令窗口模型、功能部件受限模型、分支誤預(yù)測(cè)事件模型、指令和數(shù)據(jù) Cache 失效模型等計(jì)算微處理器各個(gè)部件對(duì)程序CPI(Clock cycles Per Instruction,執(zhí)行一條指令所需的平均時(shí)鐘周期數(shù))的貢獻(xiàn)，從而估算處理器的實(shí)際性能。文獻(xiàn)[6]提出了一種使用高級(jí)語(yǔ)言對(duì)硬件建模的方法，并進(jìn)一步建立了一種更高層的性能模型 Sim-godson。除了建立了高級(jí)語(yǔ)言性能模型，還建立了相關(guān)的性能分析環(huán)境，包括 RTL 和 FPGA 仿真環(huán)境以及一些輔助的軟件工具，主要用來驗(yàn)證高級(jí)語(yǔ)言模型。性能建模存在的問題是模型準(zhǔn)確度和實(shí)際測(cè)試之間存在偏差。文獻(xiàn)[5]對(duì)MAMO 模型和基準(zhǔn)模擬器進(jìn)行了對(duì)比校驗(yàn)，指出對(duì)于 SPEC CPU2000 定點(diǎn)程序使用該模型進(jìn)行 CPI 估算的平均誤差約為 8.53%。文獻(xiàn)[3]對(duì)體系結(jié)構(gòu)模擬器在處理器設(shè)計(jì)中的重要作用進(jìn)行了論述，并且對(duì)性能模擬器的校準(zhǔn)方法進(jìn)行了總結(jié)。

文獻(xiàn)[4]提出了一種單元級(jí)、核級(jí)和系統(tǒng)級(jí)整合的層次化的性能驗(yàn)證方法學(xué)，從多種層次識(shí)別和解決性能缺陷。在單元級(jí)建立了參數(shù)敏感的性能模型和覆蓋率驅(qū)動(dòng)的激勵(lì)，在核級(jí)給出了面向?qū)崿F(xiàn)的性能校準(zhǔn)和基于 RTL 模擬的基準(zhǔn)測(cè)試，系統(tǒng)級(jí)則建立了原型和基于計(jì)數(shù)器的性能分析。文獻(xiàn)[7]給出了一種工具來對(duì) Intel x86 指令的延遲、吞吐率和端口使用進(jìn)行可信建模，從而為預(yù)測(cè)、解釋和優(yōu)化軟件的性能提供依據(jù)。

性能測(cè)試和分析離不開測(cè)試程序，典型的來自真實(shí)應(yīng)用的綜合性能的基準(zhǔn)測(cè)試程序包括 SPEC CPU2006、SPEC CPU2017和PARSEC等[8]。這些測(cè)試程序通常規(guī)模較大，運(yùn)行時(shí)間較長(zhǎng)，但是使用廣泛。還有基于常用程序統(tǒng)計(jì)分析而設(shè)計(jì)的合成測(cè)試程序，如測(cè)試整數(shù)性能的 Dhrystone和CoreMark，測(cè)試浮點(diǎn)計(jì)算能力的 Whetstone 等。有的測(cè)試程序則是從科學(xué)計(jì)算中提取的核心循環(huán)代碼，如用于測(cè)試矩陣操作的Linpack、測(cè)試浮點(diǎn)運(yùn)算能力的 Livermoore 等[9]。除了基準(zhǔn)測(cè)試程序以外，研究人員也會(huì)針對(duì)自己的需求開發(fā)特定的性能測(cè)試程序。比如 IBM 公司面向 PowerPC 處理器開發(fā)了 alpha、beta和gamma 等一系列測(cè)試程序，龍芯團(tuán)隊(duì)針對(duì)龍芯處理器性能分析開發(fā)了 Godson-Microbench 測(cè)試集，支持分支預(yù)測(cè)、部件資源利用率和計(jì)算延遲等分析[5]。

處理器性能建模需要從多種實(shí)現(xiàn)層次中對(duì)性能建模進(jìn)行性能校準(zhǔn)與分析，提升性能模型精度，從而為設(shè)計(jì)更高性能的處理器提供指導(dǎo)。與采用模擬建模并進(jìn)行性能校準(zhǔn)的方法不同，本文對(duì)處理器核性能提升研制中的基準(zhǔn)處理器核(Base Core)和新一代處理器核2種處理器核 RTL 模型的性能進(jìn)行對(duì)比分析，從而發(fā)現(xiàn) New Core RTL設(shè)計(jì)實(shí)現(xiàn)中引入的性能缺陷。

3 性能分析總體框架

圖 1 給出了基于 RTL 仿真的輕量級(jí)性能分析框架，該框架主要包括激勵(lì)生成環(huán)境、模擬仿真環(huán)境和性能分析環(huán)境3個(gè)部分。其中激勵(lì)生成環(huán)境負(fù)責(zé)生成用于性能測(cè)試分析的測(cè)試激勵(lì)，包括生成測(cè)試程序源碼和編譯生成可執(zhí)行二進(jìn)制程序；模擬仿真環(huán)境用于對(duì)2種不同的處理器核執(zhí)行模擬仿真，性能分析環(huán)境用于對(duì)仿真結(jié)果進(jìn)行對(duì)比分析。

Figure 1 Overview of performance analysis framework

3.1 激勵(lì)生成環(huán)境

測(cè)試激勵(lì)類型包括定向測(cè)試激勵(lì)和隨機(jī)測(cè)試激勵(lì)2種類型。定向測(cè)試激勵(lì)是指針對(duì)特定的微架構(gòu)性能敏感參數(shù)編寫的特定測(cè)試程序。定向測(cè)試程序的標(biāo)準(zhǔn)以針對(duì)性能參數(shù)敏感為有效，具體可以采用手工編寫匯編程序或者高級(jí)語(yǔ)言程序如C程序，也可以參考來自標(biāo)準(zhǔn)基準(zhǔn)測(cè)試程序或者一些微基準(zhǔn)測(cè)試程序來進(jìn)行編制。隨機(jī)測(cè)試激勵(lì)主要是指根據(jù)指令模板采用隨機(jī)數(shù)生成的方式對(duì)指令模板進(jìn)行實(shí)例化，從而生成一系列隨機(jī)匯編指令流。為了加速模擬速度，使用裸機(jī)編譯環(huán)境對(duì)測(cè)試激勵(lì)程序進(jìn)行編譯和鏈接，并生成可執(zhí)行二進(jìn)制文件。相比依賴于操作系統(tǒng)環(huán)境生成的可執(zhí)行文件，裸機(jī)測(cè)試激勵(lì)具有小巧、輕量的特點(diǎn)。裸機(jī)編譯環(huán)境包括交叉編譯環(huán)境、裸機(jī)環(huán)境下需要的基本函數(shù)庫(kù)等。

圖2給出了一種典型的測(cè)試激勵(lì)程序框架，圖2a中給出了該框架程序入口Main函數(shù)，Main函數(shù)首先對(duì)測(cè)試激勵(lì)需要的地址和數(shù)據(jù)空間進(jìn)行初始化；然后調(diào)用Test_kernel函數(shù)實(shí)現(xiàn)測(cè)試。圖2b給出了Test_kernel函數(shù)的2種實(shí)現(xiàn)方式：一種是采用手工編寫匯編代碼的方式實(shí)現(xiàn)定向測(cè)試；另一種則為隨機(jī)生成的匯編指令流。通過使用計(jì)時(shí)器Timer，實(shí)現(xiàn)對(duì)Test_kernel的執(zhí)行時(shí)鐘周期或者執(zhí)行時(shí)間進(jìn)行統(tǒng)計(jì)，用于對(duì)測(cè)試性能進(jìn)行比較和分析。

Figure 2 Programming framework of test stimulus

3.2 模擬仿真環(huán)境

模擬仿真環(huán)境包括 RTL 仿真軟件、Base Core 和 New Core 的 RTL 設(shè)計(jì)源代碼、協(xié)同模擬驗(yàn)證環(huán)境、若干編譯和運(yùn)行腳本等。模擬仿真環(huán)境的輸入是源代碼文件和測(cè)試激勵(lì)二進(jìn)制文件，輸出包括仿真波形文件、運(yùn)行過程中產(chǎn)生的蹤跡文件等。波形文件的作用是發(fā)現(xiàn)功能和性能缺陷時(shí)方便設(shè)計(jì)師進(jìn)行調(diào)試和分析。蹤跡文件則記錄了處理器核執(zhí)行的所有指令流信息。對(duì)于每條指令，蹤跡文件需要記錄該指令的 PC 地址、指令編碼和匯編形式、指令分派和提交的時(shí)刻，以及指令讀寫寄存器操作數(shù)的結(jié)果。為了支持蹤跡信息的打印，模擬仿真環(huán)境需要支持對(duì)處理器核關(guān)鍵模塊信息的抓取。為了實(shí)時(shí)對(duì)計(jì)算結(jié)果進(jìn)行驗(yàn)證，模擬仿真環(huán)境需要支持協(xié)同功能驗(yàn)證，能夠?qū)⒚織l指令的計(jì)算結(jié)果和參考模型計(jì)算結(jié)果進(jìn)行比較，如果結(jié)果計(jì)算錯(cuò)誤，則退出仿真，打印相關(guān)錯(cuò)誤信息，以便設(shè)計(jì)師調(diào)試和分析。

圖3給出了處理器核仿真框架，該框架的頂層Testbench由Core和Memory實(shí)例化、設(shè)計(jì)協(xié)同仿真(Cosim env)、蹤跡打印(Trace print env)和波形dump等幾個(gè)模塊構(gòu)成，仿真環(huán)境還依賴于仿真工具(Simulation tools)和協(xié)同仿真庫(kù)(Cosim lib)等。當(dāng)仿真正常結(jié)束或者發(fā)現(xiàn)指令錯(cuò)誤異常終止，設(shè)計(jì)協(xié)同仿真環(huán)境都會(huì)輸出一個(gè)驗(yàn)證結(jié)果。為了加速仿真速度，實(shí)際過程中可以關(guān)閉協(xié)同仿真驗(yàn)證環(huán)境和采用并行仿真加速。如果開啟了蹤跡打印或者波形輸出選項(xiàng)，仿真框架會(huì)生成模擬的蹤跡文件或者波形文件，以供分析和調(diào)試。

Figure 3 Simulation framework of processor core

3.3 性能分析環(huán)境

性能分析環(huán)境主要用于對(duì)Base Core 和 New Core 運(yùn)行相同測(cè)試激勵(lì)生成的蹤跡文件進(jìn)行信息提取和分析。對(duì)關(guān)注的指令執(zhí)行時(shí)間區(qū)間進(jìn)行分析，可以獲得關(guān)注指令區(qū)間所有指令執(zhí)行的總的時(shí)鐘周期數(shù)，根據(jù)指令的條數(shù)，可以獲得相關(guān)指令的延遲、指令的吞吐率和CPI 信息等指標(biāo)。除了蹤跡分析以外，性能分析環(huán)境還包括性能分析模塊，用于設(shè)置性能事件并對(duì)性能進(jìn)行輔助分析。根據(jù) New Core 和Base Core 的一些指令延遲、吞吐率等對(duì)比數(shù)據(jù)，如果發(fā)現(xiàn)與性能預(yù)期不符的情況，則需要進(jìn)行性能調(diào)試和缺陷定位，必要時(shí)要對(duì)RTL設(shè)計(jì)進(jìn)行修改?；诒拘阅芊治隹蚣埽瑥男薷腞TL設(shè)計(jì)完成到編譯、運(yùn)行、完成模擬仿真并獲得分析結(jié)果的時(shí)間一般在 15 min以內(nèi)，輕量級(jí)的性能分析框架使得進(jìn)行快速的性能分析和設(shè)計(jì)迭代成為可能。

圖4給出了指令吞吐率的計(jì)算方法，首先根據(jù)關(guān)注的時(shí)鐘周期區(qū)間計(jì)算得到區(qū)間內(nèi)時(shí)鐘周期數(shù)，然后統(tǒng)計(jì)該區(qū)間內(nèi)指令的條數(shù)，最后將指令條數(shù)除以時(shí)鐘周期數(shù)可以近似得到該時(shí)鐘周期區(qū)間內(nèi)該指令的吞吐率。為了提升測(cè)試的準(zhǔn)確度，關(guān)注的時(shí)鐘周期內(nèi)應(yīng)盡量執(zhí)行多條同類型的指令，并減少其它類型指令的執(zhí)行。

Figure 4 Computing method of instruction throughput

4 典型性能分析應(yīng)用場(chǎng)景

基于表 1 給出的Base Core 和 New Core 的主要體系結(jié)構(gòu)參數(shù)對(duì)比，結(jié)合本文所提出的性能分析框架，從Cache容量、指令延遲和吞吐率等方面對(duì)處理器核的性能進(jìn)行分析。

Table 1 Comparison of architecture parameters for Base Core and New Core

4.1 Cache容量擴(kuò)展性能測(cè)試

根據(jù)表 1 給出的參數(shù)，和Base Core相比，New Core在L1指令Cache和數(shù)據(jù)Cache 容量方面均是Base Core的2倍。一般地，大容量的L1 Cache 在Cache 失效率方面將比小容量 Cache 要低，因此可以預(yù)期具有大容量 Cache 的New Core 在執(zhí)行相同程序時(shí)的執(zhí)行時(shí)間將比Base Core 要短。為此，本文提出了基于順序指令執(zhí)行和連續(xù)數(shù)據(jù)讀取的測(cè)試方法來分別對(duì) L1 指令Cache和數(shù)據(jù) Cache 進(jìn)行性能測(cè)試，測(cè)試方法分別如圖 5a和圖5b所示。當(dāng)指令 Cache 和數(shù)據(jù)Cache 載入容量超過 32 KB 時(shí)，Base Core 將會(huì)出現(xiàn)Cache 失效，導(dǎo)致性能下降，New Core 的性能應(yīng)高于 Base Core的。如果實(shí)際過程中發(fā)現(xiàn)，相比 Base Core 性能，New Core 性能相當(dāng)或者下降，那么就有可能存在與 L1 Cache 相關(guān)的性能缺陷。

Figure 5 Performance test of L1 Cache volume extension

對(duì)于 L1 指令 Cache 和數(shù)據(jù) Cache 容量測(cè)試，Base Core 和 New Core 分別同時(shí)循環(huán)多次執(zhí)行 64 KB 容量大小的指令(每條指令大小為 4 B)和執(zhí)行 64 KB 容量大小的數(shù)據(jù)載入操作，統(tǒng)計(jì)每次循環(huán)的執(zhí)行周期數(shù)，并取平均進(jìn)行比較。如圖6所示為L(zhǎng)1 Cache擴(kuò)容性能測(cè)試加速比。當(dāng) L1 指令 Cache 容量從 32 KB 擴(kuò)展到64 KB 時(shí)，執(zhí)行圖5a所示的指令測(cè)試流，New Core 的性能提升可以達(dá)到 7% 左右；而數(shù)據(jù) Cache 容量從 32 KB 增加到64 KB時(shí)，執(zhí)行圖5b所示的數(shù)據(jù)load操作，New Core 的性能提升可達(dá) 50%左右(New Core有2條load流水線)。由此可見L1 Cache容量擴(kuò)展帶來的性能提升與預(yù)期總體上相符。

Figure 6 Performance test result of L1 Cache volume extension

4.2 指令延遲和吞吐率測(cè)試

指令延遲和吞吐率是處理器核性能的2種直觀性能指標(biāo)。通過減少執(zhí)行部件的執(zhí)行延遲和增加計(jì)算部件數(shù)量能夠顯著優(yōu)化指令延遲和提升吞吐率。例如，為了提升整數(shù)指令的吞吐率，現(xiàn)代微處理器普遍采用添加 ALU 數(shù)量的方式來增強(qiáng)整數(shù)計(jì)算能力。對(duì)于不同指令的延遲和吞吐率的測(cè)試，可以編寫定向或者通過隨機(jī)指令生成的方式產(chǎn)生相關(guān)指令的測(cè)試激勵(lì)，通過模擬結(jié)果分析得到蹤跡中指令執(zhí)行區(qū)間的時(shí)鐘周期數(shù)和指令條數(shù)，進(jìn)而計(jì)算得到指令的平均執(zhí)行延遲和吞吐率等相關(guān)信息，從而對(duì)性能預(yù)期進(jìn)行驗(yàn)證。

在表1中，相比Base Core，New Core增強(qiáng)了ALU和load部件的數(shù)目，ALU部件的個(gè)數(shù)從2個(gè)變?yōu)?個(gè)，load部件從1個(gè)變?yōu)?個(gè)。由此可知，ALU或者load相關(guān)指令理論上的最大吞吐率將為3或者2?；谶@個(gè)基本的性能預(yù)期，利用本文提出的性能分析框架就可以對(duì)相關(guān)指令的吞吐率進(jìn)行測(cè)試。特別地，雙精度浮點(diǎn)乘加指令的吞吐率體現(xiàn)了單個(gè)處理器核的峰值浮點(diǎn)計(jì)算性能，為了測(cè)試峰值計(jì)算性能的可達(dá)性，可以構(gòu)造全部由雙精度浮點(diǎn)乘加指令構(gòu)成的定向或者隨機(jī)測(cè)試激勵(lì)，統(tǒng)計(jì)從第1條乘加指令到最后1條指令完成的時(shí)鐘周期數(shù)和乘加指令條數(shù)，從而可計(jì)算出乘加指令的實(shí)際吞吐率，通過對(duì)實(shí)際吞吐率進(jìn)行測(cè)試就可以對(duì)浮點(diǎn)計(jì)算的峰值性能可達(dá)性進(jìn)行測(cè)試。

實(shí)際測(cè)試中本文選取雙精度乘加指令 FMLA 進(jìn)行測(cè)試，測(cè)試結(jié)果如圖7所示。隨著 FMLA 指令執(zhí)行條數(shù)的增加，F(xiàn)MLA 的吞吐率也隨之增大，最終趨近于最大吞吐率 2。由此可知，通過測(cè)試FMLA的吞吐率，驗(yàn)證了浮點(diǎn)計(jì)算峰值性能的可達(dá)性。

Figure 7 Throughput test result of FMLA instruction

5 結(jié)束語(yǔ)

本文針對(duì)處理器核性能提升研制過程中新一代處理器核RTL設(shè)計(jì)可能出現(xiàn)的性能缺陷，提出了一種基于RTL仿真的輕量級(jí)性能分析框架，并基于該框架給出了典型應(yīng)用場(chǎng)景下的性能分析測(cè)試方法，從而在核級(jí)功能驗(yàn)證的初期快速發(fā)現(xiàn)RTL設(shè)計(jì)中可能引入的與預(yù)期不符的性能缺陷，有效加速了新一代高性能處理器核的研制進(jìn)程。未來我們將繼續(xù)對(duì)該框架進(jìn)行完善，包括設(shè)計(jì)用于支持更多類型架構(gòu)參數(shù)測(cè)試的測(cè)試激勵(lì)，對(duì)性能預(yù)期進(jìn)行量化，并設(shè)計(jì)支持多種類型的性能分析和結(jié)果展示等。