電流?？刂聘咝紻C-DC 芯片設(shè)計(jì)

陳文琦，張 濤，劉 勁

（武漢科技大學(xué) 信息科學(xué)與工程學(xué)院，湖北 武漢 430080）

當(dāng)今，電源管理芯片的設(shè)計(jì)和研究是一個(gè)非常熱門的研究點(diǎn)。隨著電子設(shè)備逐漸趨向于小型化和智能化，DC-DC 轉(zhuǎn)換器因其低成本和高效率越發(fā)受到青睞[1-2]。DC-DC 轉(zhuǎn)換器的優(yōu)點(diǎn)是效率高、可以輸出大電流、靜態(tài)電流小，缺點(diǎn)是輸出紋波大、穩(wěn)定性較差[3]。電源管理芯片一般采用電壓模式控制和電流模式控制。電壓模式結(jié)構(gòu)簡(jiǎn)單但輸出紋波較大且輸出響應(yīng)較為緩慢；而對(duì)于電流模式而言，輸出響應(yīng)快、消除延遲且增益帶寬大，但其需要高性能的電流采樣電路才能達(dá)到快速響應(yīng)的目的。同時(shí)小型化電子設(shè)備中不僅需要芯片面積盡可能小而且在電量一定的情況下盡可能地延長(zhǎng)工作時(shí)間，在一些精密電子設(shè)備中對(duì)電源清潔度有非常高的要求。這就需要提高電源轉(zhuǎn)換效率的同時(shí)盡量降低紋波電壓的大小。針對(duì)上述問題本文設(shè)計(jì)了一款同步高效的降壓型DC-DC 電源芯片。該芯片采用華潤(rùn)上華0.18 μm工藝，采用峰值電流控制模式并設(shè)計(jì)了帶補(bǔ)償?shù)碾娏鞑蓸与娐?。運(yùn)用死區(qū)緩沖技術(shù)設(shè)計(jì)了死區(qū)緩沖器，使得芯片能達(dá)到高轉(zhuǎn)換效率。

1 整體系統(tǒng)框架以及工作原理

如圖1 所示為所設(shè)計(jì)的降壓型DC-DC 電源芯片的內(nèi)部結(jié)構(gòu)以及外圍電路。內(nèi)部應(yīng)用電流模式控制的電壓外環(huán)與電流內(nèi)環(huán)的雙環(huán)控制方式產(chǎn)生PWM，主要由帶隙基準(zhǔn)模塊、電流檢測(cè)模塊、誤差放大器模塊、電流補(bǔ)償模塊、邏輯控制模塊、軟啟動(dòng)模塊以及其他保護(hù)電路組成[4]。其中，誤差放大器模塊、電流補(bǔ)償模塊分別是電壓外環(huán)與電流內(nèi)環(huán)的核心?；竟ぷ髟硎窃陂_始階段軟啟動(dòng)電路，使得電路緩慢啟動(dòng)，誤差放大器通過反饋端得到變化的電壓與帶隙基準(zhǔn)產(chǎn)生的參考電壓進(jìn)行比較得出的誤差放大信號(hào)，與帶電流補(bǔ)償?shù)碾娏鞑蓸幽K所產(chǎn)生的信號(hào)兩者再進(jìn)入比較模塊后產(chǎn)生占空比可變的PWM 信號(hào)，最后經(jīng)過邏輯驅(qū)動(dòng)電路驅(qū)動(dòng)功率管，控制其關(guān)斷從而實(shí)現(xiàn)穩(wěn)定輸出的目的。

圖1 芯片的內(nèi)部結(jié)構(gòu)以及外圍電路

在外圍電路中由于輸出電容的等效電阻ESR 與等效電感ESL 是產(chǎn)生較大的紋波電壓的主要原因，目前ESL 的影響幾乎可以忽略不計(jì)。因此在外圍電路的選擇中選取了ESR 小的陶瓷電容，并采取并聯(lián)電容的形式降低ESR 來達(dá)到低紋波電壓的目的。為了進(jìn)一步減小輸出紋波并增加瞬態(tài)響應(yīng)，增加了前饋電容C1，COUT是濾波電容，同樣是為了降低輸出紋波大小。

2 主要模塊設(shè)計(jì)及分析

2.1 電流檢測(cè)電路

電流檢測(cè)電路是電流模式電流內(nèi)環(huán)的核心部分，其作用是對(duì)片外電感電流的變化進(jìn)行準(zhǔn)確及時(shí)的采樣，以確保系統(tǒng)的正常工作。如圖2所示，與傳統(tǒng)的電流采樣電路不同，本文設(shè)計(jì)了電流補(bǔ)償并在B點(diǎn)增加了反饋回路。該電路的功率管MP 與采樣管MPS 鏡像比為M∶1 進(jìn)行電流采樣，采樣管中的電流為功率管的。采樣精度為：

式中：電流為微安級(jí)；M 值遠(yuǎn)大于1?？芍摻Y(jié)構(gòu)采樣精度高，且電路結(jié)構(gòu)簡(jiǎn)單。

M1，M2在相同的偏置電流下相互匹配，M1，M2和M5構(gòu)成負(fù)反饋使B 點(diǎn)的電位與A 點(diǎn)電位相同。為了防止M5的偏置狀態(tài)因?yàn)殡娏鱅1變化而產(chǎn)生變化，在B，C 兩點(diǎn)引入系統(tǒng)失調(diào)導(dǎo)致采樣精度下降[5]，因此設(shè)計(jì)了由NMOS 管M21～M26，反相器和比較器構(gòu)成的反饋回路，來消除系統(tǒng)失調(diào)。其工作原理是：當(dāng)采樣電流IP變大時(shí)，VC1取高電平，使得M24導(dǎo)通，此時(shí)D 點(diǎn)為低電位，比較器輸出高電平，支路導(dǎo)通抽取電流使得M1，M2偏置電流相等，同時(shí)保證M5的偏置狀態(tài)穩(wěn)定。同理，當(dāng)采樣電流IP變小時(shí)，VC1取低電平，使得M23導(dǎo)通，此時(shí)D 點(diǎn)為高電位，比較器輸出低電平，支路逐漸停止抽取電流。

圖2 電流檢測(cè)電路

為防止采樣電路在輕載狀態(tài)時(shí)MOS 管M5因?yàn)殡娏鳒p小而進(jìn)入亞閾值區(qū)，導(dǎo)致環(huán)路延遲使得電路采樣效果變差，在輸出端引入了補(bǔ)償電流。使得此時(shí)流過輸出端所在支路的電流為：

為了保證在輕載狀態(tài)下也能實(shí)現(xiàn)高速高精度的電流采樣[5]，應(yīng)保證IRAMP略大于I1，因此將產(chǎn)生補(bǔ)償電流的MOS管M12，M13和M14的寬長(zhǎng)比設(shè)計(jì)為，補(bǔ)償電流為：

2.2 誤差放大器模塊

誤差放大器模塊作為電壓外環(huán)是產(chǎn)生PWM 控制波的主要模塊，該誤差放大器采用兩級(jí)柵極驅(qū)動(dòng)運(yùn)放結(jié)構(gòu)。如圖3 所示，M1～M4和M6～M11分別為差分放大器的第一、二級(jí)放大結(jié)構(gòu)。

圖3 誤差放大器

出于對(duì)共模抑制比的考慮，將使用多個(gè)大寬長(zhǎng)比MOS 管并聯(lián)的方式來減緩失配對(duì)共模抑制比的影響。C2是密勒補(bǔ)償電容，利用電容倍增技術(shù)將電容與全差分放大結(jié)構(gòu)相結(jié)合，在輸出端與誤差放大器之間構(gòu)成環(huán)路補(bǔ)償，有利于增強(qiáng)環(huán)路穩(wěn)定性。密勒補(bǔ)償電容的特點(diǎn)是能將兩個(gè)極點(diǎn)分裂開，使主極點(diǎn)向原點(diǎn)方向移動(dòng)[6]。目的是使它們遠(yuǎn)離復(fù)平面的原點(diǎn)，從而提高相位裕度。經(jīng)整理得共模抑制比為：

誤差放大器的補(bǔ)償網(wǎng)絡(luò)由電阻和電容組成，經(jīng)計(jì)算，確定電容的大小在微法級(jí)。在版圖中，大電容所占面積通常很大，為了減小補(bǔ)償網(wǎng)絡(luò)所占芯片面積的同時(shí)不影響補(bǔ)償網(wǎng)絡(luò)的效果，因此本文設(shè)計(jì)采用電流模的電容倍增技術(shù)利用小電容C3和電流鏡構(gòu)成的倍增電容與電阻R2組成補(bǔ)償網(wǎng)絡(luò)。

2.3 邏輯驅(qū)動(dòng)電路

在DC-DC 轉(zhuǎn)換器中，主要采用同步整流技術(shù)來提高轉(zhuǎn)換效率[6]。影響效率的有靜態(tài)電流損耗、導(dǎo)通電阻損耗、開關(guān)損耗以及驅(qū)動(dòng)損耗。死區(qū)時(shí)間的長(zhǎng)短取決于負(fù)載電流和輸入電壓。高低側(cè)功率管的死區(qū)時(shí)間如果不合適則會(huì)帶來額外的損耗，造成芯片效率的下降。如果死區(qū)時(shí)間過長(zhǎng)，電感電流會(huì)讓低側(cè)開關(guān)體二極管被正向偏置，并且輸出端被拉低至負(fù)二極管正向電壓，這導(dǎo)致輸出電流和開關(guān)頻率增加，造成損耗增加。而如果死區(qū)時(shí)間不足，可靠性下降可能會(huì)導(dǎo)致高低側(cè)功率管同時(shí)導(dǎo)通從而危害整個(gè)電路。本文利用死區(qū)緩沖技術(shù)設(shè)計(jì)了死區(qū)時(shí)間可切換的死區(qū)緩沖器來避免輸入電壓的變化，導(dǎo)致死區(qū)時(shí)間不合適所帶來的額外損耗，死區(qū)緩沖器見圖4。

1）將死區(qū)時(shí)間設(shè)置為低電壓，當(dāng)輸入電壓變化時(shí)，避免在高電壓下的不同負(fù)載電流死區(qū)時(shí)間過小對(duì)效率產(chǎn)生的影響，此時(shí)只有將死區(qū)時(shí)間延長(zhǎng)，轉(zhuǎn)換器才具有更高的效率。本文設(shè)計(jì)如虛線框中由窗口比較器AV1與AV2，電壓采樣保持電路和鎖存器構(gòu)成的死區(qū)時(shí)間控制電路。其中，電壓采樣保持電路是由運(yùn)放電容組成。當(dāng)輸入電壓由低變高時(shí)，VC1變?yōu)楦唠娖?，該緩沖器通過采樣保持電路對(duì)低側(cè)功率管的電壓進(jìn)行采樣，將采樣值通過參考電壓Vref1和Vref2設(shè)置的最佳死區(qū)時(shí)間（約為50 mV）的目標(biāo)窗口比較器，若采樣值在目標(biāo)窗口內(nèi)，說明死區(qū)時(shí)間合適保持原狀態(tài)即可。若采樣值在目標(biāo)窗口外，說明死區(qū)時(shí)間較短，控制電路控制開啟NMOS 開關(guān)管來增加電容C2和C4，稍稍延長(zhǎng)死區(qū)時(shí)間。當(dāng)輸入電壓由高變低時(shí)，為避免死區(qū)時(shí)間過長(zhǎng)，則關(guān)斷電容C2和C4恢復(fù)原死區(qū)時(shí)間。

2）在DC-DC 轉(zhuǎn)換器中，因?yàn)殡姼须娏鞯淖饔?，關(guān)斷損耗通常是大于開通損耗，功率管的導(dǎo)通與關(guān)斷時(shí)間與反相器的寬長(zhǎng)比成反比，因此將緩沖器的NMOS 管采用多個(gè)大寬長(zhǎng)比串聯(lián)的方式，PMOS 管采用多個(gè)大寬長(zhǎng)比并聯(lián)方式增加MOS 管的寬度，加快高電平的產(chǎn)生，有利于提高關(guān)斷的速度，從而有效降低關(guān)斷損耗。將高低側(cè)的功率管各改為一大一小并聯(lián)，MP1 和MP2 在啟動(dòng)時(shí)有約0.7 ns 的延時(shí)，其作用是為了防止芯片啟動(dòng)時(shí)產(chǎn)生瞬時(shí)大電流對(duì)電路的損害。當(dāng)過流保護(hù)模塊的輸出V_ILIM 為高，此時(shí)只有大尺寸功率管關(guān)閉，小尺寸功率管可以正常工作，相比于同時(shí)關(guān)閉，這樣能降低一定的開關(guān)損耗。

圖4 死區(qū)緩沖器

功率管在版圖設(shè)計(jì)上采用曲柵結(jié)構(gòu)，版圖中晶體管的柵極采用平緩的大角度的彎曲方式延伸，晶體管的柵極采用135°的彎曲方式，能有效避免90°局部雪崩擊穿現(xiàn)象的發(fā)生。這樣的版圖結(jié)構(gòu)能夠減小芯片的面積，提高芯片在極端條件下的穩(wěn)定性。

3 仿真與測(cè)試

本文在Cadence 軟件中搭建模擬仿真平臺(tái)，選用華潤(rùn)上華0.18 μm 工藝，采用圖1 外圍電路對(duì)DC-DC 轉(zhuǎn)換器的內(nèi)部模塊和轉(zhuǎn)換系統(tǒng)進(jìn)行了仿真。輸入電壓為5 V，輸出電壓為1.8 V，負(fù)載為18 Ω。仿真誤差放大器的共模抑制比CMRR 為136 dB，增益為55 dB，相位裕度為51°。如圖5 所示，采樣電路在輕載下的仿真結(jié)果從上到下為采樣電流和電感電流，響應(yīng)時(shí)間約為13 ns，表明響應(yīng)速度達(dá)到要求。

圖5 電流檢測(cè)電路仿真結(jié)果

如圖6 所示，在輸入電壓為4 V 的條件下采用死區(qū)時(shí)間可調(diào)的死區(qū)緩沖器與固定死區(qū)時(shí)間下負(fù)載電流與轉(zhuǎn)換效率的關(guān)系對(duì)比，提高了約2%的效率。

圖6 負(fù)載電流與轉(zhuǎn)換效率的關(guān)系

經(jīng)測(cè)試在輸入電壓為5 V，電感為2 μH 的條件下，輸出電壓為1.8 V，負(fù)載電流為2 A。經(jīng)過1.1 ms 左右，VOUT達(dá)到穩(wěn)定，輸出紋波大小僅為0.3 mV。圖7 為芯片顯微照片，面積約為1.5 mm×0.8 mm，其中，誤差放大器面積約為0.045 mm2。表1 是對(duì)樣品的部分測(cè)試結(jié)果。表2 是與前人工作比較的結(jié)果。

圖7 芯片顯微照片

4 結(jié) 論

本文采用華潤(rùn)上華0.18 μm CMOS 工藝設(shè)計(jì)一款電流?？刂频耐礁咝У图y波輸出的降壓型DC-DC 電源芯片。該芯片通過采用電流控制技術(shù)和死區(qū)時(shí)間可調(diào)緩沖器，加快了響應(yīng)速度和提高了轉(zhuǎn)換效率，應(yīng)用電容倍增技術(shù)縮小了芯片模塊面積。通過仿真與測(cè)試結(jié)果表明，芯片輸入電壓在3.3～5 V 的范圍內(nèi)，芯片響應(yīng)速度快，平均轉(zhuǎn)換效率為91.5%，峰值功率最高可達(dá)95.2%，輸出紋波大小僅為0.3 mV，達(dá)到了預(yù)期目標(biāo)。

表1 部分參數(shù)測(cè)試結(jié)果

表2 與前人工作比較的結(jié)果