一種提高FPGA片間通信穩(wěn)定性的校驗(yàn)協(xié)議研究

池林輝，錢蕓生，籍宇豪

一種提高FPGA片間通信穩(wěn)定性的校驗(yàn)協(xié)議研究

池林輝，錢蕓生，籍宇豪

（南京理工大學(xué)，江蘇 南京 210094）

隨著FPGA（Field Programmable Gate Array）在大型系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用，單片F(xiàn)PGA往往難以勝任全部工作，多片F(xiàn)PGA之間進(jìn)行高速穩(wěn)定通信成為了該領(lǐng)域的一個(gè)研究熱點(diǎn)。為此設(shè)計(jì)了一種基于低壓差分信號(hào)（low voltage differential signal，LVDS）可用于FPGA片間高速穩(wěn)定通信的校驗(yàn)協(xié)議，該協(xié)議在常規(guī)LVDS通信的基礎(chǔ)上進(jìn)行多輪多路校驗(yàn)，以提高傳輸可靠性?；谠搮f(xié)議，搭建了一套由兩片Xilinx 7系列FPGA構(gòu)成的9通道LVDS通信測(cè)試系統(tǒng)。其中1個(gè)通道用于同步時(shí)鐘，另外8通道用于校驗(yàn)和通信。經(jīng)過(guò)長(zhǎng)時(shí)間高低溫測(cè)試，在保證單路傳輸速率達(dá)1.2Gb/s的情況下，相對(duì)于常規(guī)LVDS通信，誤碼率大大降低。

FPGA；LVDS；通信測(cè)試；校驗(yàn)協(xié)議；高速穩(wěn)定；誤碼率

0 引言

對(duì)于一些復(fù)雜的系統(tǒng)，由于功能或機(jī)構(gòu)的限制，單片F(xiàn)PGA難以實(shí)現(xiàn)全部功能[1]。在多片F(xiàn)PGA協(xié)同工作情況下，如何提高FPGA片間高速通信的穩(wěn)定性逐漸成為這一領(lǐng)域的研究熱點(diǎn)。傳統(tǒng)的并行總線因占用資源多，噪聲高等缺點(diǎn)，在高速數(shù)據(jù)傳輸領(lǐng)域已逐漸被淘汰。目前對(duì)于Xilinx 7系列FPGA而言，片間高速通信主要有兩種方案。一種是通過(guò)GT系列串行高速收發(fā)器來(lái)實(shí)現(xiàn)，根據(jù)FPGA種類不同分為GTP、GTX、GTH、GTZ。其中線速率最低的GTP可以支持6.6Gb/s。雖然此方案?jìng)鬏斔俾矢撸捎诿科現(xiàn)PGA的串行高速收發(fā)器數(shù)量有限，且高速傳輸對(duì)于PCB布局布線提出了很高的要求，因此存在一定的局限性。另一種方案是通過(guò)LVDS技術(shù)來(lái)實(shí)現(xiàn)[2]。該技術(shù)具有線速率高、抑制共模噪聲、低功耗、抗干擾能力強(qiáng)等優(yōu)點(diǎn)[3]。且通過(guò)配置BANK電壓，可使FPGA提供大量支持LVDS標(biāo)準(zhǔn)的接口，吞吐率可達(dá)Gb/s級(jí)，因此該方案具有更加廣闊的應(yīng)用前景[4]。

本文提出了一種提高LVDS通信穩(wěn)定性的校驗(yàn)協(xié)議，基于兩片Xilinx FPGA平臺(tái)搭建多路LVDS通信測(cè)試系統(tǒng)，并在不同溫度條件下測(cè)試系統(tǒng)的誤碼率[5]。

1 FPGA片間通信系統(tǒng)搭建

本文分別利用兩片Xilinx公司的Kintex-7和Artix-7 FPGA作為數(shù)據(jù)處理中心，通過(guò)9對(duì)LVDS信號(hào)線進(jìn)行片間通信，如圖1所示。

圖1 片間通信測(cè)試系統(tǒng)組成框圖

程序測(cè)試主要分3步。第一步通過(guò)圖1中的Clock Channel進(jìn)行同步時(shí)鐘，其中涉及到差分信號(hào)和單端信號(hào)的轉(zhuǎn)換以及時(shí)鐘分頻倍頻；第二步通過(guò)Data Channel進(jìn)行雙向數(shù)據(jù)校驗(yàn)，其中涉及到串并轉(zhuǎn)換、bit位對(duì)齊、Byte位對(duì)齊、通道對(duì)齊。因?yàn)槊總€(gè)通道經(jīng)過(guò)串并轉(zhuǎn)換都可以收發(fā)8bit數(shù)據(jù)，共有8個(gè)數(shù)據(jù)通道，所以Data Channel是64bit；最后進(jìn)行單向數(shù)據(jù)傳輸，測(cè)試系統(tǒng)誤碼率。

系統(tǒng)硬件包括3部分，分別是K7 FPGA核心板、通信底板、A7 FPGA核心板。硬件測(cè)試平臺(tái)實(shí)物如圖2所示。為了保證片間通信的穩(wěn)定性，在繪制PCB時(shí)，布線方面要保證9組數(shù)據(jù)通道等長(zhǎng)，且使用圓弧走線；在布局方面，要避開(kāi)電源等強(qiáng)電磁干擾，且保證對(duì)應(yīng)IO口間距盡量短。

2 數(shù)據(jù)校驗(yàn)協(xié)議設(shè)計(jì)與試驗(yàn)

2.1 同步時(shí)鐘

兩片F(xiàn)PGA的主時(shí)鐘屬于非同源時(shí)鐘，存在一定的相位差，因此在數(shù)據(jù)校驗(yàn)和通信之前，必須先進(jìn)行同步時(shí)鐘。

同步時(shí)鐘包括發(fā)送和接受兩部分。首先要通過(guò)K7的MMCM（mixed-mod clock manager）IP核分頻生成20MHz的同步時(shí)鐘，然后經(jīng)過(guò)OBUFDS轉(zhuǎn)換成差分時(shí)鐘輸出[6]。同步時(shí)鐘的作用只是對(duì)齊兩片F(xiàn)PGA時(shí)鐘的相位，因此頻率無(wú)需過(guò)高，這有利于提高片間傳輸?shù)姆€(wěn)定性。

圖2 硬件測(cè)試平臺(tái)

如圖3所示，LVDS信號(hào)電平標(biāo)準(zhǔn)為2.5V，周期為50ns[7]。因此在硬件方面，需要在試驗(yàn)開(kāi)始前更改FPGA對(duì)應(yīng)BANK的供電電壓，以改變FPGA IO口的電平標(biāo)準(zhǔn)；在程序方面，需要通過(guò)XDC文件配置輸出IO口模式為L(zhǎng)VDS_25模式。

圖3 差分信號(hào)波形圖

該差分信號(hào)需經(jīng)過(guò)電磁環(huán)境復(fù)雜的底板傳輸后才能到達(dá)A7，如果時(shí)鐘頻率過(guò)高，PCB的布局布線不能滿足高速信號(hào)的嚴(yán)格要求，就會(huì)導(dǎo)致誤碼。這也說(shuō)明了采用多路LVDS信號(hào)傳輸比少量GT高速串行收發(fā)器傳輸?shù)目煽啃院瓦m應(yīng)性更好。

A7 FPGA接收到差分時(shí)鐘后，首先利用IBUFDS對(duì)輸入信號(hào)進(jìn)行輸入緩沖和差分轉(zhuǎn)單端處理，以去除共模噪聲的影響[8]。該時(shí)鐘將作為接收端的系統(tǒng)主時(shí)鐘使用，因此還需進(jìn)入BUFG進(jìn)行全局緩沖。然后利用MMCM對(duì)20MHz的同步時(shí)鐘進(jìn)行倍頻，得到600MHz的串行時(shí)鐘SCLK和150MHz的并行時(shí)鐘PCLK，完成同步時(shí)鐘。這里需要注意的是FPGA接收時(shí)鐘信號(hào)時(shí)，必須將引腳分配到MRCC（區(qū)域時(shí)鐘的BUFIO，能驅(qū)動(dòng)相鄰BANK/時(shí)鐘域的IO）或SRCC（區(qū)域時(shí)鐘的BUFIO，能驅(qū)動(dòng)所屬BANK/時(shí)鐘域的IO）的I/O口上才可以作為接收端主時(shí)鐘使用[9]。

2.2 數(shù)據(jù)校驗(yàn)

2.2.1 通信原理

兩片F(xiàn)PGA之間通信是雙向的，各通道數(shù)據(jù)收發(fā)原理相同，如圖4所示。

圖4 通信原理框圖

首先由發(fā)送端生成8bit測(cè)試數(shù)據(jù)，然后經(jīng)過(guò)DDR（Double Data Rate）模式的OSERDESE2（并串轉(zhuǎn)換器）把并行數(shù)據(jù)轉(zhuǎn)成串行數(shù)據(jù)，最后用OBUFDS把單端信號(hào)轉(zhuǎn)成差分信號(hào)輸出[10]。這里需要給OSERDESE2提供并行時(shí)鐘PCLK_TX和串行時(shí)鐘SCLK_TX，這兩個(gè)時(shí)鐘分別接CLKDIV和CLK端口[11]。

差分信號(hào)經(jīng)過(guò)底板傳輸后，由另一片F(xiàn)PGA的IBUFDS接收，并把差分信號(hào)轉(zhuǎn)成單端信號(hào)。數(shù)據(jù)經(jīng)過(guò)轉(zhuǎn)換后需要進(jìn)行三步對(duì)齊，如圖5所示。

圖5 數(shù)據(jù)對(duì)齊流程圖

首先通過(guò)IDELAYE2進(jìn)行bit位對(duì)齊，然后通過(guò)ISERDESE2進(jìn)行串并轉(zhuǎn)換和Byte位對(duì)齊，最后進(jìn)行通道對(duì)齊，直至還原出各通道的8bit測(cè)試數(shù)據(jù)。在LVDS信號(hào)傳輸過(guò)程中，雖然可以消除共模噪聲，但數(shù)字信號(hào)的抖動(dòng)無(wú)法避免，如圖6所示。

從頻域的角度分析，抖動(dòng)頻譜的中心就是信號(hào)的工作頻率，其符合高斯分布。不是中心頻率的信號(hào)，被稱為相位噪聲。抖動(dòng)和相位噪聲本質(zhì)相同，分別是時(shí)域和頻域分析的結(jié)果。

圖6 信號(hào)在時(shí)間域抖動(dòng)特性

正弦波輸出信號(hào)可以用如下公式表示：

()＝[0＋()]sin[2p0＋()] (1)

式中：0為電壓最大值；()為振幅噪聲；0為工作頻率；()為相位噪聲。在理想情況下，()和()均為0。但振蕩器并不理想，相位噪聲不能忽略。因此得到下面公式：

當(dāng)＝2p，則sin()＝0，此時(shí)公式(2)可以表示為：

所以抖動(dòng)與周期的關(guān)系可以通過(guò)如下公式表示：

因此頻率越高，抖動(dòng)越大。當(dāng)利用時(shí)鐘信號(hào)采集串行數(shù)據(jù)時(shí)，就可能出現(xiàn)亞穩(wěn)態(tài)。所以對(duì)串行數(shù)據(jù)進(jìn)行相位調(diào)節(jié)是必要的。

另外在PCB布線時(shí)會(huì)出現(xiàn)數(shù)據(jù)線之間不等長(zhǎng)的情況，或受外界溫度變化的影響，從而在接收端產(chǎn)生相位差。因此無(wú)法準(zhǔn)確地根據(jù)接收端的時(shí)鐘沿采集到正確的串行數(shù)據(jù)。

本文采用IDELAYE2對(duì)串行數(shù)據(jù)進(jìn)行相位調(diào)節(jié)，實(shí)現(xiàn)bit位對(duì)齊，以防止亞穩(wěn)態(tài)的發(fā)生，保證采集到正確的bit，如圖7所示。

圖7 Bit位對(duì)齊時(shí)序圖

圖7中DDR Clock為接收端倍頻后的串行時(shí)鐘。因?yàn)椴捎肈DR模式，因此串行時(shí)鐘的每個(gè)跳邊沿都應(yīng)該和一個(gè)串行數(shù)據(jù)對(duì)齊。IDELAYE2可以不斷調(diào)整串行數(shù)據(jù)的相位，最終使時(shí)鐘跳變沿剛好對(duì)齊數(shù)據(jù)中心。

調(diào)整過(guò)程主要包括兩個(gè)環(huán)節(jié)。首先向右不斷調(diào)整IDELAYE2的tap值，使其出現(xiàn)tap1的情況。一旦出現(xiàn)此情況，則說(shuō)明發(fā)生了亞穩(wěn)態(tài)，這將導(dǎo)致后續(xù)Byte位對(duì)齊失敗，記錄此時(shí)的延遲值tap1；然后向左對(duì)數(shù)據(jù)通道不斷調(diào)整，直至出現(xiàn)tap5的情況，此時(shí)再次出現(xiàn)Byte位對(duì)齊失敗，記錄此時(shí)的延時(shí)值tap5。最后取tap1和tap5的中值，即tap3作為該數(shù)據(jù)通道的最理想延時(shí)值，進(jìn)而完成bit位對(duì)齊。時(shí)鐘沿和數(shù)據(jù)通道中心對(duì)齊將會(huì)保證采集到最穩(wěn)定的數(shù)據(jù)。

此處注意IDELAYE2需要IDELAYCTRL提供延時(shí)分辨率[12]。因?yàn)榻oIDELAYCTRL的參考時(shí)鐘REFCLK是200MHz，根據(jù)如下公式可得IDELAYE2的延時(shí)分辨率為78.125ps：

式中：(REFCLK)為參考時(shí)鐘的頻率；tap為調(diào)節(jié)延遲分辨率。其中參考時(shí)鐘需要由同步時(shí)鐘倍頻而來(lái)，以保證時(shí)鐘同源。一共有32個(gè)調(diào)節(jié)梯度可以選擇，所以通過(guò)IDELAYE2最多可以將bit位延遲2.5ns。另外，IDELAYE2一旦使用，將引入固定的基礎(chǔ)延遲0.6ns。

上述方法是通過(guò)調(diào)節(jié)數(shù)據(jù)通道的相位關(guān)系來(lái)解決信號(hào)抖動(dòng)問(wèn)題的。但在實(shí)際應(yīng)用中，在保證硬件各信號(hào)通道嚴(yán)格等長(zhǎng)的情況下，各數(shù)據(jù)通道相位相差不大，此時(shí)可調(diào)節(jié)串行時(shí)鐘相位。因?yàn)榘l(fā)送端的時(shí)鐘和數(shù)據(jù)相位關(guān)系如圖7中的tap1，而在接收端需要調(diào)節(jié)成tap3。那么此時(shí)只需要將接收端的串行時(shí)鐘通過(guò)MMCM延遲90°，使跳邊沿能采集到正確穩(wěn)定的數(shù)據(jù)，避免亞穩(wěn)態(tài)的產(chǎn)生。

進(jìn)行Byte位對(duì)齊，首先需通過(guò)ISERDESE2（專用解串器）把串行信號(hào)轉(zhuǎn)成并行信號(hào)，重新組成 8bit的并行數(shù)據(jù)。

圖8為DDR模式下的Byte位對(duì)齊過(guò)程。只要采集到的并行數(shù)據(jù)和測(cè)試數(shù)據(jù)不同，則繼續(xù)拉高Bitslip，并進(jìn)行對(duì)齊失敗計(jì)數(shù)。每次Bitslip拉高，都會(huì)對(duì)并行數(shù)據(jù)的bit順序進(jìn)行調(diào)整[13]。如果連續(xù)7次對(duì)齊失敗，則說(shuō)明bit位對(duì)齊失敗，返回IDELAYE2?；诖嗽?，需經(jīng)過(guò)多次調(diào)整，最終完成字節(jié)對(duì)齊。另外還需要為ISERDESE2提供并行時(shí)鐘PCLK_RX和串行時(shí)鐘SCLK_RX。

待各通道Byte位均對(duì)齊成功后，將得到4路并行數(shù)據(jù)。最后進(jìn)行通道對(duì)齊，不斷調(diào)整4路8bit的數(shù)據(jù)順序，將其拼接成32bit的并行數(shù)據(jù)。如果此數(shù)據(jù)和測(cè)試數(shù)據(jù)相同，則說(shuō)明數(shù)據(jù)對(duì)齊成功。

圖8 Byte位對(duì)齊時(shí)序圖

2.2.2 校驗(yàn)協(xié)議

基于上述原理，在常規(guī)的LVDS通信之前，需進(jìn)行片間雙向校驗(yàn)。校驗(yàn)流程如圖9所示。

圖9 雙向校驗(yàn)示意圖

同步時(shí)鐘后，兩片F(xiàn)PGA的8個(gè)數(shù)據(jù)通道進(jìn)行數(shù)據(jù)對(duì)齊。首先K7 FPGA的前4路會(huì)發(fā)送32bit的Test Data 1，A7 FPGA的前4路接收并進(jìn)行對(duì)齊。如果對(duì)齊失敗，將繼續(xù)進(jìn)行數(shù)據(jù)對(duì)齊；如果對(duì)齊成功，則說(shuō)明A7前4路接收數(shù)據(jù)正常，將前4路的rx_locked拉高。然后通過(guò)后4路發(fā)送Test Data 2，K7的后4路接收并對(duì)齊。

如果K7的后4路對(duì)齊失敗，將繼續(xù)進(jìn)行數(shù)據(jù)對(duì)齊；如果對(duì)齊成功，則說(shuō)明K7的前4路發(fā)送正常，后4路接收正常，將前4路的tx_ready和后4路的rx_locked拉高。然后通過(guò)前4路發(fā)送Test Data 2，A7的前4路接收并對(duì)齊。

此時(shí)可直接使用第一輪校驗(yàn)的對(duì)齊策略來(lái)對(duì)齊Test Data 2。A7接收到Test Data 2后，則說(shuō)明其后4路發(fā)送正常，將其后4路的tx_ready拉高。校驗(yàn)完成。

通過(guò)上述3輪數(shù)據(jù)對(duì)齊，完成一輪閉環(huán)校驗(yàn)，如圖10所示。該校驗(yàn)協(xié)議保證了K7端前4路發(fā)送正常，后4路接收正常，A7端前4路接收正常，后4路發(fā)送正常。從而保證兩個(gè)終端之間雙向8路通信正常。進(jìn)而確保后續(xù)穩(wěn)定的數(shù)據(jù)通信，以達(dá)到降低誤碼率的目的。

圖10 閉環(huán)校驗(yàn)示意圖

2.3 數(shù)據(jù)通信測(cè)試誤碼率

經(jīng)過(guò)校驗(yàn)后，K7和A7兩片F(xiàn)PGA的tx_ready和rx_locked都會(huì)拉高。隨后進(jìn)入數(shù)據(jù)通信階段，8路數(shù)據(jù)通道開(kāi)始傳輸數(shù)據(jù)，誤碼率測(cè)試方案如圖11所示。

圖11 通信測(cè)試數(shù)據(jù)傳輸方案

PRBS（Pseudorandom binary sequence）被稱作偽隨機(jī)碼，常用于高速串行通信的誤碼率測(cè)試。其碼型由多項(xiàng)式確定，周期性重復(fù)。本文將借助偽隨機(jī)碼來(lái)測(cè)試誤碼率。

設(shè)計(jì)使用K7產(chǎn)生64bit的偽隨機(jī)碼，然后分成8路通過(guò)LVDS的方式發(fā)送出去。由A7的8個(gè)數(shù)據(jù)通道接收并拼接數(shù)據(jù)，把拼接后的64bit數(shù)據(jù)輸入PRBS檢測(cè)模塊，該模塊將輸出誤碼累計(jì)個(gè)數(shù)。為了方便實(shí)驗(yàn)統(tǒng)計(jì)，還在A7端還加入了計(jì)時(shí)模塊Timer。

因?yàn)闇囟鹊淖兓瘯?huì)影響數(shù)據(jù)傳輸?shù)姆€(wěn)定性，導(dǎo)致出現(xiàn)亞穩(wěn)態(tài)，使Byte位對(duì)齊失敗。所以基于此方案，對(duì)測(cè)試系統(tǒng)進(jìn)行高低溫試驗(yàn)，以檢測(cè)溫度變化對(duì)片間通信誤碼率的影響。

3 試驗(yàn)結(jié)果

本試驗(yàn)基于Vivado平臺(tái)完成。串行時(shí)鐘為600MHz，并行時(shí)鐘為150MHz，板間同步時(shí)鐘為20MHz[14]。

為了直觀地統(tǒng)計(jì)測(cè)試結(jié)果，在A7端利用ChipScope對(duì)error_cnt進(jìn)行實(shí)時(shí)觀察。圖12給出了系統(tǒng)在20℃環(huán)境下持續(xù)1h的測(cè)試截圖。

圖12中rx_locked和tx_ready均已拉高，說(shuō)明系統(tǒng)已經(jīng)過(guò)校驗(yàn)。prbs_data_r是A7端8個(gè)通道拼接而成的64bit數(shù)據(jù)，把該數(shù)據(jù)輸入到PRBS校驗(yàn)?zāi)KPRBS_CHECK，此模塊輸出的誤碼個(gè)數(shù)為error_cnt_r。hour_r、min_r、sec_r分別為小時(shí)、分鐘、秒。為利用ChipScope觸發(fā)hour_r為1的時(shí)刻。實(shí)驗(yàn)持續(xù)測(cè)試1h，在20℃環(huán)境下未出現(xiàn)誤碼。

本試驗(yàn)在－30℃～50℃之間每隔10℃進(jìn)行一組測(cè)試，最終得到9組測(cè)試結(jié)果，如表1所示。結(jié)果表明，在各溫度下測(cè)試該通信系統(tǒng)，均未出現(xiàn)誤碼。

因?yàn)椴⑿袝r(shí)鐘是150MHz，每檢測(cè)一個(gè)并行數(shù)據(jù)需要6.7ns，所以1h測(cè)試期間共檢測(cè)5.4×1011個(gè)數(shù)據(jù)。如果出現(xiàn)1個(gè)誤碼，經(jīng)計(jì)算得出誤碼率為1.9×10－12。因此可以推斷，在不同溫度條件下，經(jīng)過(guò)校驗(yàn)的FPGA片間通信誤碼率低于1.9×10－12。

圖12 A7端ChipScope在線測(cè)試圖

表1 不同溫度下FPGA片間通信誤碼率測(cè)試結(jié)果

4 結(jié)語(yǔ)

本文基于LVDS技術(shù)，設(shè)計(jì)了一種FPGA片間通信校驗(yàn)協(xié)議。在常規(guī)的LVDS通信之前，經(jīng)過(guò)多通道多輪校驗(yàn)，完成多通道數(shù)據(jù)對(duì)齊，補(bǔ)償由于PCB布線和其他外界因素所帶來(lái)的各路間的延遲。該校驗(yàn)協(xié)議有效防止了亞穩(wěn)態(tài)的產(chǎn)生和數(shù)據(jù)丟失，從而保證后續(xù)雙向通信穩(wěn)定進(jìn)行。試驗(yàn)結(jié)果證明，本校驗(yàn)協(xié)議可以有效降低誤碼率，提高通信的穩(wěn)定性。下一步可以完善校驗(yàn)協(xié)議，對(duì)影響片間通信穩(wěn)定性的其他外界因素進(jìn)行試驗(yàn)，進(jìn)一步降低誤碼率。

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Verification Protocol for Improving Communication Stability Between FPGAs

CHI Linhui，QIAN Yunsheng，JI Yuhao

(Nanjing University of Science and Technology School of Electronic and Optical Engineering, Nanjing 210094, China)

As field-programmable gate arrays(FPGAs) become increasingly used in large-scale systems, it is often difficult for a single-chip FPGA to perform all the tasks required. High-speed and stable communication between multiple FPGAs has become a focus of research in this field. For this purpose, a verification protocol based on low-voltage differential signaling (LVDS) that can be used for high-speed and stable communication between FPGA chips was designed. This protocol performs multiple rounds of multipath verification based on conventional LVDS communication to improve transmission reliability. Based on this protocol, a nine-channel LVDS communication test system consisting of two Xilinx 7 series FPGAs was built. One channel was used to synchronize the clock, and the other eight channels were used for checksum communication. After a long period of high- and low-temperature tests, the bit error rate was greatly reduced compared with conventional LVDS communications while ensuring a single transmission rate of 1.2Gb/s.

FPGA, LVDS, communication test, verification protocol, high speed and stability, bit error rate

TN223

A

1001-8891(2020)11-1022-02

2020-07-03；

2020-11-02.

池林輝（1996-），男，碩士研究生，主要從事光電成像科研工作。E-mail：chilinhui6@163.com。

錢蕓生（1968-），男，教授，博士生導(dǎo)師。主要從事光電測(cè)試、圖像處理和仿真等工作。E-mail：yshqian@mail.njust.edu.cn。

省部級(jí)基金項(xiàng)目（61424120504162412001）。