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    基于IBIS模型的多路脈沖信號(hào)源ADS仿真

    2020-11-03 11:37:08周文淵呼義翔羅維熙張信軍尹佳輝
    計(jì)算機(jī)測(cè)量與控制 2020年10期
    關(guān)鍵詞:管腳信號(hào)源延時(shí)

    周文淵, 呼義翔, 羅維熙, 張信軍, 尹佳輝

    (西北核技術(shù)研究院 強(qiáng)脈沖輻射環(huán)境模擬及效應(yīng)國(guó)家重點(diǎn)實(shí)驗(yàn)室,西安 710024)

    0 引言

    隨著近年來(lái)脈沖功率技術(shù)的迅速發(fā)展,脈沖功率裝置展現(xiàn)出功率高、裝置大、多臺(tái)并聯(lián)運(yùn)行的特點(diǎn)[1],例如圣地亞國(guó)家實(shí)驗(yàn)室的Saturn X-ray accelerator使用了70臺(tái)示波器進(jìn)行數(shù)據(jù)測(cè)量[2],HERMES III使用了65臺(tái)示波器進(jìn)行數(shù)據(jù)測(cè)量[3]。對(duì)多通道數(shù)據(jù)進(jìn)行分析時(shí),要求所有數(shù)據(jù)的開(kāi)始記錄時(shí)刻相同,所以需要多通道同步脈沖信號(hào)源進(jìn)行觸發(fā),觸發(fā)信號(hào)應(yīng)具備快前沿和低抖動(dòng)特點(diǎn)。隨著集成電路設(shè)計(jì)和制造技術(shù)的飛速發(fā)展,超高速比較器、高速總線工作頻率以 GHz 為單位不斷提高,故采用有源器件搭建多路脈沖信號(hào)源成為可能。

    本文設(shè)計(jì)了一種基于高速比較器的80通道觸發(fā)系統(tǒng),器件間采用LVPECL/PECL差分信號(hào)進(jìn)行連接,最終輸出快前沿的CMOS電平脈沖信號(hào)。由于器件間采用高速差分線連接,信號(hào)可能存在反射、串?dāng)_和地彈等問(wèn)題,這就對(duì)PCB信號(hào)完整性設(shè)計(jì)提出了新的挑戰(zhàn)[4]。在電路設(shè)計(jì)時(shí)利用ADS軟件和輸入輸出緩沖器模型(input/output buffer information specification, IBIS)對(duì)整個(gè)系統(tǒng)進(jìn)行模擬仿真,可提前發(fā)現(xiàn)系統(tǒng)中信號(hào)反射、串?dāng)_等問(wèn)題,并估算系統(tǒng)的抖動(dòng)、延時(shí)和脈沖上升沿參數(shù)。IBIS 模型是由 Intel 公司開(kāi)發(fā),并首先用于PCB板級(jí)和系統(tǒng)級(jí)的數(shù)字信號(hào)完整性分析的模型。模型通過(guò)“繪制”管腳的V/I和V/T曲線方式描述了器件引腳的行為特性,器件內(nèi)部保持“黑盒”特性,有利于保護(hù)知識(shí)產(chǎn)權(quán),因而得到了半導(dǎo)體廠商的歡迎和支持。此外,IBIS 模型的仿真速度快,收斂好,非常適合系統(tǒng)級(jí)仿真,所以自誕生以來(lái),IBIS模型仿真得以迅速的發(fā)展。1999年,IBIS模型被認(rèn)定為美國(guó)工業(yè)標(biāo)準(zhǔn)(EIA/ANS I 656 -A)[5-6]。

    1 系統(tǒng)結(jié)構(gòu)及原理

    1.1 模型簡(jiǎn)介

    IBIS是用來(lái)描述IC器件的輸入、輸出行為特征和PCB上電路系統(tǒng)的相互作用的模型,其核心思想是將所有器件的I/O描述為Buffer的模型。它不是從元件的結(jié)構(gòu)出發(fā)進(jìn)行定義,而是從元件的行為出發(fā)進(jìn)行定義,描述了器件在特定負(fù)載、特定封裝下的輸入/輸出行為,對(duì)芯片內(nèi)部電路延時(shí)、邏輯、抖動(dòng)、功耗不進(jìn)行描述。圖1為標(biāo)準(zhǔn)輸入輸出IO緩沖器模型[7]。

    圖1 緩沖器模型

    在IBIS模型中,器件封裝引入的寄生參數(shù)由pkg表示,全局寄生參數(shù)均值包括寄生電阻R_pkg,寄生電感L_pkg,寄生電容C_pkg,全局參數(shù)對(duì)器件的所有管腳均適用。對(duì)同一類(lèi)型的管腳,IBIS使用Model來(lái)進(jìn)行描述,Model名稱(chēng)可以由用戶(hù)自己定義,但Model_type必須使用IBIS3.2中規(guī)定的模型[8-9]。所有的IBIS模型可大致歸結(jié)為兩類(lèi):輸入緩沖器模型和輸出緩沖器模型。圖1(a)為輸入緩沖器模型,Power_Clamp和Gnd_Clamp是必須包含的參數(shù),分別代表了正負(fù)鉗位二極管電平,而C_comp參數(shù)是管腳硅電容值,影響器件的Ramp參數(shù)。圖1(b)為輸出緩沖器模型,除了Power_Clamp,Gnd_Clamp以外,還有Pullup和Pulldown參數(shù),即器件的上拉/下拉電平,其C_comp影響器件的Rising Waveform和Falling Waceform參數(shù)。

    1.2 語(yǔ)法結(jié)構(gòu)簡(jiǎn)介

    雖然IBIS已經(jīng)發(fā)展到V7版本,但3.2版本仍然使用最為廣泛。圖2是使用Visual IBIS Editor軟件打開(kāi)一個(gè)IBIS文件的界面。該文件描述的是高速比較器ADCMP582CP的輸入輸出特征?!皘”符號(hào)用來(lái)進(jìn)行注釋?zhuān)癧]”內(nèi)的為關(guān)鍵字,可看出,該文件IBIS版本號(hào)為3.2,文件版本號(hào)為3.0,器件名稱(chēng)為ADCMP582CP,制造商為Analog Devices Inc公司。接著文件在[Package]字段描述了封裝引入的寄生電阻/電感/電容均值,并在[Pin]字段中對(duì)器件所有引腳進(jìn)行描述,包括所屬模型和每個(gè)管腳的RLC寄生參數(shù)等。引腳按信號(hào)特征被分成term,analog,POWER,input,out_pecl,GND模型,并在后續(xù)字段中,分別對(duì)這些模型進(jìn)行描述。

    IBIS文件在[Diff Pin]字段中定義了引腳差分對(duì),從圖2(a)中可以看出,管腳2、3是一組差分信號(hào)線,[Pin]字段中可以看到,管腳2、3為模擬差分輸入腳。同樣,管腳6、7為輸入鎖存使能腳,管腳10、11為差分輸出腳。在[Series Pin Mapping]中定義了ADCMP582CP兩個(gè)差分輸入腳的50 Ω匹配電阻,即腳1、2之間3、4之間內(nèi)置50 Ω匹配電阻。

    圖2 管腳定義

    這里以out_pecl引腳為例,說(shuō)明各參數(shù)意義。ADCMP582CP的差分輸出管腳定義如圖3所示。out_pecl字段首先定義了管腳類(lèi)型為Output_ECL,然后定義了參考電壓為1.3 V,輸出阻抗為50 Ω,輸出電壓均值為2.2 V,管腳寄生電容為0pF。輸出電壓范圍為0~3.3 V,上拉電平為3.3 V(3.135~3.465 V)。在進(jìn)行了初略表述后,使用6個(gè)數(shù)據(jù)表分別描述了Gnd_Clamp、Power_Clamp、Pullup、Pulldown、Rising Waveform、Falling Waveform參數(shù)。其中,Gnd_Clamp、Power_Clamp在-3.3~6.6V時(shí),電流均為0,可能是因?yàn)槟P蜏y(cè)試或制作時(shí),并未獲取該參數(shù)。Pullup表中,列舉了上拉電平從-Vcc到2×Vcc情況下,輸出電流由1.77 μA增加到-533 mA,其中負(fù)號(hào)代表電流流出器件,正號(hào)代表流入器件。雖然該電壓范圍超出了廠家在手冊(cè)中規(guī)定的絕對(duì)最大額定值,但是這個(gè)范圍覆蓋了信號(hào)傳輸過(guò)程中可能發(fā)生的欠壓、過(guò)沖和反射情況,因此,IBIS規(guī)定了驅(qū)動(dòng)器建模的電壓范圍為-Vcc~2×Vcc。

    圖3 out_pecl定義

    圖4為使用Visual IBIS Editor圖形窗口查看PECL輸出管腳的部分V/T和V/I數(shù)據(jù)。圖4(a)為信號(hào)上升波形V/T曲線,可以看出,IBIS文件中,對(duì)芯片typcial/maximum/ minimum速度下輸出特性分別進(jìn)行了描述。在低速時(shí),器件輸出擺幅最大,Vpp≈750 mV,高速時(shí),輸出電壓擺幅最小,Vpp≈250 mV,典型值Vpp≈380 mV。圖4(b)為Pullup管腳的V/I曲線。Pullup曲線是輸出管腳與地(或VCC)之間的電壓與電流關(guān)系圖,電流流入器件為正值,流出器件為負(fù)值,從圖中可以看出,當(dāng)輸出信號(hào)為正,外部接地時(shí),輸出電流約為230 mA。

    圖4 out_pecl管腳V/T曲線及V/I曲線

    1.3 ADS仿真及對(duì)IBIS的支持

    ADS(Advanced Design System)是由安捷倫(Agilent)公司開(kāi)發(fā)的EDA系統(tǒng)仿真軟件,廣泛應(yīng)用于射頻微波模擬與仿真領(lǐng)域[10]。ADS提供了原理圖仿真、電路板模擬仿真的功能,并支持AC/DC/瞬態(tài)分析,提供了圖形化的數(shù)據(jù)分析界面。操作人員只需拖動(dòng)器件模塊,編輯器件參數(shù),選擇求解方法即可進(jìn)行原理圖模擬仿真。

    在ADS中,提供了Integrity - IBIS模塊,支持IBIS規(guī)范中定義的17種IO模型,并提供了一個(gè)通用器件模型,在用戶(hù)裝載.ibs文件后,可根據(jù)用戶(hù)選擇不同的管腳,自動(dòng)轉(zhuǎn)換為指定的模型。要注意的是,一個(gè)IBIS模型只能表述一種管腳,而同一個(gè)器件有輸入輸出等多種類(lèi)型的管腳,所以需要根據(jù)仿真需要,指定一個(gè)或多個(gè)模型來(lái)描述一個(gè)器件。器件工作在不同的頻率下時(shí),其管腳V/I曲線也不相同,所以在IBIS文件中,對(duì)器件的管腳采用了三組數(shù)據(jù)進(jìn)行描述,分別是全速、低速和中等速度,對(duì)應(yīng)了ADS的IBIS模型的max/min/typ參數(shù),所以在裝載.ibs文件時(shí),需要指定器件工作狀態(tài)。

    2 仿真實(shí)驗(yàn)與分析

    2.1 系統(tǒng)構(gòu)成

    通過(guò)多路脈沖信號(hào)源去觸發(fā)多臺(tái)示波器系統(tǒng),需要重點(diǎn)關(guān)注多個(gè)輸出信號(hào)之間的時(shí)間延遲和幅值。單次輸出信號(hào)間的延遲主要由固定延遲和輸出抖動(dòng)構(gòu)成,其中,固定延遲可以通過(guò)標(biāo)定獲得,并可以在示波器軟件中設(shè)定延遲參數(shù)進(jìn)行校準(zhǔn)。而通道間抖動(dòng)無(wú)法通過(guò)標(biāo)定等技術(shù)手段進(jìn)行規(guī)避,所以成為系統(tǒng)重點(diǎn)關(guān)注的參數(shù)之一。另外,快的脈沖前沿可降低示波器外觸發(fā)抖動(dòng),一定的電壓幅值可降低干擾帶來(lái)的誤觸發(fā)。所以,通道間抖動(dòng)、脈沖前沿時(shí)間和幅值是本文中關(guān)注的3個(gè)技術(shù)參數(shù)。

    脈沖信號(hào)源邏輯框架如圖5所示,使用超高速比較器+兩級(jí)時(shí)鐘扇出buffer+比較器來(lái)輸出CMOS電平,實(shí)現(xiàn)脈沖信號(hào)的整形、分配和輸出。

    圖5 脈沖信號(hào)源構(gòu)架

    高速比較器采用ADI公司的超快型電壓比較器ADCMP582CP。該芯片采用ADI公司的專(zhuān)有硅鍺(SiGe)雙極性工藝制造,內(nèi)置小擺幅PECL輸出驅(qū)動(dòng)器,可工作在10Gbps條件下。該芯片傳播延遲180 ps,最小脈沖寬度為100 ps,確定性抖動(dòng)(Deterministic Jitter, DJ)為10 ps,隨機(jī)抖動(dòng)(Random Jitter, RJ)為200 fs,輸入具有50 Ω片內(nèi)端接電阻,輸出電平Vpp為400 mV,偏置電壓為VCCO-2 V=1.3 V,3.3 V電壓供電。

    第一級(jí)時(shí)鐘扇出器采用ADCLK944,該芯片是一款超快型時(shí)鐘扇出緩沖器,具有100 Ω片內(nèi)匹配電阻,差分輸入,支持直流耦合LVPECL,具有4個(gè)全擺幅的發(fā)射極耦合邏輯(ECL)輸出驅(qū)動(dòng)器,將 VCC 偏置到正電源,VEE 偏置到地時(shí),輸出LVPECL(正ECL),最高工作頻率7 GHz,RJ=50 fs,3.3 V供電。

    第二級(jí)扇出器ADCLK950也采用硅-鍺(SiGe)雙極性工藝制造,內(nèi)置10個(gè)ECL輸出驅(qū)動(dòng)器,最高工作頻率4.8 GHz,RJ=75 fs,VCC=3.3 V,VEE=0 V。當(dāng)使用ADCLK944+ADCLK950 兩級(jí)扇出時(shí),可得到40路扇出信號(hào)。

    在信號(hào)末端使用LTC6957-3產(chǎn)生脈沖信號(hào)。LT6957是低相位噪聲、雙輸出邏輯電平轉(zhuǎn)換器,該芯片可輸出2路3.3 V同相位CMOS信號(hào),300 MHz工作時(shí),抖動(dòng)為146 fs,兩個(gè)輸出腳間延遲≈5 ps(典型值)。使用以上器件構(gòu)成的電路總共產(chǎn)生80路脈沖信號(hào)。

    2.2 高速比較器輸出信號(hào)仿真

    由于高速比較器輸出信號(hào)直接進(jìn)入信號(hào)扇出IC,二者之間距離較短,控制好布線阻抗后,串?dāng)_和反射影響較小。但由于ADCMP582CP輸出PECL電平,信號(hào)擺幅Vpp=400 mV,而后端ADCLK944輸入差分信號(hào)最小值也為400 mV,需要評(píng)估二者直連的可行性。圖6(a)為使用ADS對(duì)ADCMP582CP與ADCLK944連接模擬圖。二者使用3.3 V供電,PECL差分線通過(guò)50歐姆電阻上拉到1.3 V。輸出信號(hào)經(jīng)過(guò)差分微帶線進(jìn)入ADCLK944,微帶線采用ADS自帶的LineCalc工具進(jìn)行計(jì)算,采用松耦合方式,耦合系數(shù)-30 dB,基板材料采用 Rogers5880,介質(zhì)基片相對(duì)介電常數(shù)為2.2,相對(duì)磁導(dǎo)率為1,厚度0.508 mm,金屬導(dǎo)電層厚度為 0.03 mm,介質(zhì)損耗正切角為 9e-4,線寬1.5 mm,線間距2.1 mm,線長(zhǎng)3 cm。雖然手冊(cè)中ADCLK944在輸入端有內(nèi)置匹配電阻,但在實(shí)際仿真時(shí)發(fā)現(xiàn)若無(wú)外加匹配電阻,波形反射嚴(yán)重,說(shuō)明IBIS模型中并未包含該匹配電阻,所以在差分線末端使用100歐姆電阻進(jìn)行匹配。圖6(b)為輸出PECL線上的差分電壓,可見(jiàn)使用以上設(shè)置,可獲得擺幅460 mV的差模信號(hào),信號(hào)前沿231 ps,滿(mǎn)足ADCLK944輸入信號(hào)要求。

    圖6 輸入比較器與第一級(jí)buffer仿真

    2.3 信號(hào)扇出仿真

    多路脈沖信號(hào)源的關(guān)鍵指標(biāo)之一是脈沖上升時(shí)間??斓那把乜山档褪静ㄆ魍庥|發(fā)系統(tǒng)的抖動(dòng),以獲得準(zhǔn)確的觸發(fā)零時(shí)。另外,連接比較器、兩級(jí)時(shí)鐘扇出器及CMOS信號(hào)輸出器之間的差分線參數(shù)會(huì)影響信號(hào)傳遞的完整性,需要通過(guò)仿真的方法進(jìn)行評(píng)估。圖7(a)為兩級(jí)LVPECL信號(hào)扇出及脈沖輸出原理圖。輸出匹配電阻參數(shù)設(shè)置與前述相同,考慮到最終通道數(shù)較多,芯片之間有一定距離進(jìn)行擺放,所以比較器和第一級(jí)信號(hào)扇出器之間微帶線長(zhǎng)度為10 cm,一二級(jí)信號(hào)扇出器之間微帶線長(zhǎng)度為15 cm。信號(hào)源輸出線纜長(zhǎng)度100 cm,負(fù)載電阻50 Ω。ADCLK944、ADCLK950和LT6957-3均為3.3 V供電,VEE=0 V,差分信號(hào)通過(guò)50 Ω上拉到1.3 V。由于ADI公司提供的IBIS模型中,只有管腳輸入/輸出的參數(shù),在ADS中只能定義為一個(gè)輸入模塊或輸出模塊。所以當(dāng)IC既有輸入又有輸出時(shí),需要使用一個(gè)輸入模型和一個(gè)輸出模型,前一個(gè)模塊的DigO腳和后一個(gè)模塊的觸發(fā)腳連接一起來(lái)描述一個(gè)IC器件對(duì)信號(hào)響應(yīng)。

    圖7(b)是在前級(jí)比較器輸出正脈沖方波情況下,在第二級(jí)buffer和LT6957-3前端的輸入信號(hào),測(cè)量得到兩個(gè)信號(hào)前沿(10%~90%)時(shí)間分別為238 ps和200 ps,Vpp分別為1.30 V、1.26 V,信號(hào)干凈無(wú)雜波,說(shuō)明兩級(jí)信號(hào)扇出器件輸出參數(shù)匹配較好。圖7(c)為最終脈沖信號(hào)波形圖,可以看出,在不接負(fù)載時(shí),LT6957-3輸出方波信號(hào)前沿為200 ps,幅值3.3 V,當(dāng)在傳輸線末端外接負(fù)載(50 Ω,16 pF)模擬示波器外觸發(fā)端口時(shí),得到脈沖前沿為997 ps,幅值1.97 V。實(shí)際使用時(shí),示波器外觸發(fā)端口電容小于16 pF,觸發(fā)脈沖前沿將小于997 ps。

    圖7 信號(hào)扇出級(jí)輸出脈沖仿真圖

    2.4 輸出信號(hào)抖動(dòng)分析

    由于IBIS模型只能用于器件間信號(hào)完整性模擬,并無(wú)器件內(nèi)部信號(hào)延遲和抖動(dòng)參數(shù),而該參數(shù)是衡量多通道脈沖信號(hào)源性能的關(guān)鍵指標(biāo)之一。廠商給出的器件手冊(cè)中,給出了每個(gè)器件的延遲和抖動(dòng)典型值。其中,器件的抖動(dòng)與輸出信號(hào)上升時(shí)間密切相關(guān)。圖8為器件的抖動(dòng)與信號(hào)前沿電壓擺率關(guān)系圖,可以看出,當(dāng)器件輸入信號(hào)上升沿變快時(shí),其抖動(dòng)也相應(yīng)減少。前文中,ADCLK944輸入信號(hào)前沿約為231 ps(10%~90%),幅值約為360 mV(10~90%),電壓擺率=0.36/0.231=1.6 V/ns,在圖8(a)中對(duì)應(yīng)的抖動(dòng)約為117 fs。ADCLK950輸入信號(hào)前沿為238 ps(10%~90%),幅值為1.04 V(10%~90%),電壓擺率=1.04 V/0.238 ns=4.4 V/ns,在圖8(b)中對(duì)應(yīng)抖動(dòng)為87 fs。由器件對(duì)應(yīng)的數(shù)據(jù)手冊(cè)可知,ADCMP582CP隨機(jī)抖動(dòng)為200 fs,LT6957-3工作在300 MHz情況下時(shí),器件增加的抖動(dòng)為146 fs。所以信號(hào)經(jīng)過(guò)多路脈沖信號(hào)源后增加的隨機(jī)抖動(dòng)約等于4個(gè)器件抖動(dòng)的加和,約為550 fs。

    根據(jù)抖動(dòng)的雙狄拉克模型[11],隨機(jī)抖動(dòng)采用高斯分布模型,輸出抖動(dòng)<所有抖動(dòng)之和≈11 ps,所以脈沖信號(hào)源輸出通道抖動(dòng)值為11 ps。表1列舉了4個(gè)器件引入的抖動(dòng)和延遲,從表中可以看出,器件引入的延遲約為1.15 ns。觸發(fā)源內(nèi)電纜長(zhǎng)度為28 cm,延遲約1.4 ns。所以脈沖信號(hào)源的總延遲為2.55 ns,信號(hào)前沿<1 ns(50 Ω,16 pf),理論上整體指標(biāo)優(yōu)于DG645的8通道輸出時(shí)間指標(biāo)(前沿上升時(shí)間3 ns,抖動(dòng)25 ps)[12],當(dāng)然實(shí)際參數(shù)還與制造工藝、環(huán)境溫度、電磁干擾等因素有關(guān),有待樣機(jī)測(cè)試驗(yàn)證。

    圖8 器件抖動(dòng)與信號(hào)上升速度關(guān)系圖

    輸入器件前沿斜率/(V/ns)隨機(jī)抖動(dòng)/fs RMS確定性抖動(dòng)/ps RMS延遲/psADCMP582CP-20010180ADCLK9441.6117-35ADCLK9504.487-45LTC6957-34.92146890*

    *未包含兩個(gè)輸出通道間延遲5 ps rms

    2.5 輸出信號(hào)延時(shí)調(diào)節(jié)電路模擬

    由于PCB生產(chǎn)工藝的影響,器件間微帶線的阻抗匹配與理論計(jì)算有所差異,且隨工作溫度、電源供電差異、工作環(huán)境等因素的影響,每個(gè)器件的參數(shù)也會(huì)有所差異,最終造成所有通道輸出延遲不一致,所以需要在LT6957-3前設(shè)置可調(diào)的延時(shí)電路,便于對(duì)每個(gè)通道進(jìn)行校準(zhǔn)。雖然ADI公司提供的數(shù)字延時(shí)IC具有延時(shí)調(diào)整方便,精度高的特點(diǎn),但售價(jià)較高,不適用大量通道使用。RC延時(shí)電路是一種簡(jiǎn)潔有效的延時(shí)方法,在LTC6957-3前端增加一級(jí)RC延時(shí),可用于調(diào)節(jié)通道輸出延時(shí)。但增加的電阻串聯(lián)在LVPECL差分線上,對(duì)該級(jí)信號(hào)可能存在反射影響,需要進(jìn)行模擬分析。為了降低傳輸線上信號(hào)的反射變化,所以采用電阻阻值不變,調(diào)節(jié)電容的方法來(lái)調(diào)節(jié)延時(shí)。圖9為增加延時(shí)電路后的原理圖和仿真結(jié)果。圖9(a)中,在差分信號(hào)上串入20 Ω電阻,對(duì)地并聯(lián)500 pF可調(diào)電容,圖9(b)為ADCLK950輸出Vpp和延時(shí)后Vpp波形,可以看出,增加的20 Ω電阻在傳輸線上引起了反射,在ADCLK950輸出端出現(xiàn)了尖峰信號(hào),但經(jīng)過(guò)RC延時(shí)濾波后,在LTC6957-3的輸入端,信號(hào)無(wú)毛刺、尖峰等影響;增加了RC延時(shí)電路后,輸出Vpp在0.2 V(LTC6957-3翻轉(zhuǎn)閾值下限)處延遲了15.5 ns。由于電容也存在溫漂等因素影響,所以應(yīng)選擇電容最大容值所產(chǎn)生的延時(shí)可滿(mǎn)足調(diào)節(jié)范圍即可。

    圖9 差分信號(hào)延時(shí)電路及波形

    3 結(jié)束語(yǔ)

    本文基于IBIS模型,采用ADS軟件模擬了高速比較器+兩級(jí)信號(hào)扇出buffer+比較器產(chǎn)生80路脈沖信號(hào),初步獲得了脈沖信號(hào)源幅值、抖動(dòng)和延遲等參數(shù),并結(jié)合實(shí)際,設(shè)計(jì)了RC延遲電路,結(jié)果表明:1)使用本方案可獲得80路觸發(fā)信號(hào),理論信號(hào)延遲時(shí)間<2.6 ns,抖動(dòng)<11 ps,幅值1.97 V,前沿997 ps(負(fù)載50 Ω),滿(mǎn)足示波器外觸發(fā)信號(hào)要求;2)IBIS模型能較好模擬器件輸入輸出特征,結(jié)合ADS信號(hào)仿真環(huán)境,可完成系統(tǒng)輸入輸出過(guò)程的仿真,為硬件設(shè)計(jì)和參數(shù)估算提供參考依據(jù)。

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