一種射頻數(shù)字一體化寬帶收發(fā)模塊設(shè)計(jì)

范歡歡， 伍小保， 孫維佳

(中國電子科技集團(tuán)公司第三十八研究所， 安徽合肥 230088)

0 引言

有源相控陣?yán)走_(dá)由于其可針對多目標(biāo)、機(jī)動(dòng)性強(qiáng)、反應(yīng)時(shí)間短、功率效率高等優(yōu)點(diǎn)[1]，逐步被廣泛應(yīng)用于有人機(jī)、無人機(jī)等機(jī)載平臺(tái)。在傳統(tǒng)設(shè)計(jì)中，雷達(dá)收發(fā)系統(tǒng)的射頻收發(fā)和數(shù)字收發(fā)作為獨(dú)立模塊分開設(shè)計(jì)。該設(shè)計(jì)結(jié)構(gòu)功能劃分明確清晰，但是增加了系統(tǒng)體積，同時(shí)模塊間的線纜互聯(lián)也十分繁瑣，不利于安裝和維修，同時(shí)互聯(lián)環(huán)節(jié)增多還影響寬帶收發(fā)性能指標(biāo)。另外，由于雷達(dá)探測的精度要求越來越高，對信號帶寬和質(zhì)量的要求也越來越高。

本文設(shè)計(jì)了一種射頻數(shù)字一體化高集成寬帶收發(fā)模塊，射頻收發(fā)部分采用裸芯片微系統(tǒng)集成方式，減小設(shè)計(jì)體積和功耗，使其能夠與數(shù)字收發(fā)電路集成在一個(gè)ASAAC模塊內(nèi)，從而大大提高了空間利用率。通過選用高性能的數(shù)字收發(fā)芯片，實(shí)現(xiàn)2 GHz以上瞬時(shí)帶寬寬帶激勵(lì)信號產(chǎn)生和寬帶信號采集、8～12 GHz窄帶激勵(lì)信號產(chǎn)生。

1 硬件實(shí)現(xiàn)

為實(shí)現(xiàn)帶寬2 GHz的寬帶接收，若采用數(shù)字解調(diào)，要求中頻不能太高，否則當(dāng)前ADC水平模擬帶寬限制將無法直接進(jìn)行中頻采樣；若采用寬帶模擬一次混頻，要求中頻不能太低，否則射頻鏡像與射頻信號太近無法濾波。因此寬帶接收無法采用中頻采樣數(shù)字解調(diào)方式進(jìn)行接收。本設(shè)計(jì)采用模擬直接解調(diào)后基帶數(shù)字化方式實(shí)現(xiàn)。

根據(jù)目前商用DAC的發(fā)展水平，ADI公司推出商用貨架16位12.0 GSPS轉(zhuǎn)換速率的DAC芯片AD916x系列(時(shí)鐘6.0 GHz，2倍內(nèi)插模式)，支持的最大接口數(shù)據(jù)率6 GSPS，混頻模式下可直接輸出1.5～7.5 GHz頻段射頻信號，滿足直接輸出1.8 GHz帶寬射頻任意波形信號的能力[2]。為實(shí)現(xiàn)2 GHz或更寬帶寬的波形信號，寬帶信號產(chǎn)生基于“直接數(shù)字寬帶中頻產(chǎn)生+模擬倍頻到射頻”方式實(shí)現(xiàn)。

窄帶激勵(lì)考慮多種形式信號的產(chǎn)生，采用“直接數(shù)字高中頻產(chǎn)生+模擬混頻到射頻”體制實(shí)現(xiàn)。

1.1 電路結(jié)構(gòu)

射頻數(shù)字一體化高集成寬帶收發(fā)模塊主要由射頻收發(fā)和數(shù)字收發(fā)兩部分組成，為標(biāo)準(zhǔn)6U ASAAC結(jié)構(gòu)形式，其基本組成框圖如圖1所示。

圖1 一體化高集成度寬帶收發(fā)模塊基本組成框圖

其中，射頻部分包括解調(diào)模塊和激勵(lì)模塊。解調(diào)模塊將雷達(dá)天線接收到的射頻信號進(jìn)行模擬正交解調(diào)，得到基帶IQ信號；激勵(lì)模塊將數(shù)字模擬轉(zhuǎn)換器(DAC)輸出的中高頻信號經(jīng)過倍頻或混頻得到射頻激勵(lì)信號，通過雷達(dá)天線發(fā)射。

數(shù)字部分主要由運(yùn)算放大器、模擬數(shù)字轉(zhuǎn)換器(ADC)、DAC、現(xiàn)場可編程門陣列(FPGA)等組成。FPGA產(chǎn)生的數(shù)字波形經(jīng)過DAC轉(zhuǎn)換成模擬信號后送給激勵(lì)模塊；運(yùn)算放大器作為ADC的接口電路，將解調(diào)模塊的輸出信號進(jìn)行調(diào)理后送入ADC進(jìn)行采樣，采集的數(shù)據(jù)送入FPGA進(jìn)行處理。

此外，模塊還包含時(shí)鐘、電源、射頻互連接口、高速串行通信以及低頻控制接口。電源采用數(shù)字、模擬分區(qū)設(shè)計(jì)，以減少干擾，優(yōu)化性能。射頻接口采用穩(wěn)相電纜通過LRM連接器與其他功能模塊互連。高速串行接口可用于接收配置參數(shù)、發(fā)送采集數(shù)據(jù)。低頻控制接口用于接收導(dǎo)前等系統(tǒng)時(shí)序控制信號。

1.2 射頻收發(fā)設(shè)計(jì)

考慮射頻數(shù)字一體化高集成度實(shí)現(xiàn)，激勵(lì)模塊和解調(diào)模塊基于射頻微系統(tǒng)集成思路進(jìn)行設(shè)計(jì)，采用裸芯片微系統(tǒng)集成方式降低體積和重量。以一體化收發(fā)板作為載板，將兩個(gè)射頻模塊進(jìn)行機(jī)械固定，通過連接器為其供電和控制。

與教師相比，同伴榜樣的“閃光點(diǎn)”起著更加具體化、實(shí)際化的示范作用，更貼近學(xué)生。為把榜樣的引領(lǐng)落到實(shí)處，學(xué)校應(yīng)每學(xué)期都評選“三好學(xué)生”“優(yōu)秀學(xué)生干部”“文明之星”“禮儀小標(biāo)兵”等榜樣；班級也可利用“每周一星”的評選，發(fā)現(xiàn)好人好事并給予表揚(yáng)、鼓勵(lì)，把他們的先進(jìn)事跡進(jìn)行宣傳，印在學(xué)生腦海中，讓榜樣在學(xué)校管理工作中不斷發(fā)揮積極的作用。

寬窄帶模擬激勵(lì)模塊鏈路如圖2所示。DAC輸出的中高頻信號經(jīng)過開關(guān)分別送入倍頻支路和變頻支路。倍頻支路將信號進(jìn)行二倍頻并濾波放大，產(chǎn)生瞬時(shí)帶寬2 GHz的寬帶激勵(lì)信號。變頻支路將信號與本振混頻，濾波放大得到8～12 GHz的射頻信號窄帶激勵(lì)信號。寬窄帶激勵(lì)信號由開關(guān)控制切換、分時(shí)輸出。

圖2 寬窄帶模擬激勵(lì)模塊鏈路

圖1中的解調(diào)模塊將寬帶回波射頻信號經(jīng)過放大、濾波、混頻，正交解調(diào)為基帶I/Q信號，送入ADC進(jìn)行數(shù)字采樣。

1.3 數(shù)字收發(fā)設(shè)計(jì)

1.3.1 硬件設(shè)計(jì)

波形產(chǎn)生采用FPGA+DAC的方法，波形參數(shù)可靈活配置，產(chǎn)生形式靈活可變[3]。根據(jù)性能需求，F(xiàn)PGA選擇Xilinx公司的XC7VX690T；DAC選用ADI公司的16位12 GSPS芯片AD9164BBPZ。在FPGA中產(chǎn)生基帶I/Q數(shù)字波形，并在DAC里進(jìn)行內(nèi)插和混頻，得到中高頻波形信號。

接收采集采用運(yùn)算放大器+ADC的直流耦合電路。運(yùn)算放大器作為ADC的輸入接口電路，實(shí)現(xiàn)寬帶回波的單端至差分轉(zhuǎn)換。ADC選用ADI公司12位2.5 GSPS芯片AD9625BBPZ-2.5[4]；運(yùn)算放大器選用ADI公司的雙通道芯片ADL5567，該芯片的-3 dB帶寬為4.3 GHz，在所需頻率范圍內(nèi)保證良好的平坦度。

1.3.2 硬件設(shè)計(jì)仿真

鑒于ADC采樣率較高，基帶I/Q通道的幅度和正交度對系統(tǒng)結(jié)果影響很大，需要在硬件設(shè)計(jì)中盡可能保證兩路采集通道的一致性。為此，我們分別對時(shí)鐘路徑和信號路徑進(jìn)行了PCB仿真。

仿真軟件采用Agilent ADS2011。圖3為兩片ADC時(shí)鐘信號輸入路徑仿真結(jié)果。由結(jié)果可以看到兩路時(shí)鐘信號幅度相位一致性很高。兩路2.4 GHz采樣時(shí)鐘在PCB走線上只差22 ps。

(a) 時(shí)鐘信號路徑PCB建模圖

(a) PCB建模模型圖

2 FPGA邏輯實(shí)現(xiàn)

寬帶數(shù)字收發(fā)FPGA主要實(shí)現(xiàn)數(shù)字波形產(chǎn)生、寬帶基帶I/Q信號采集及后處理、緩存、打包和傳輸。

2.1 接收采集處理

接收采集處理流程框圖如圖5所示。上電工作后，F(xiàn)PGA對兩片ADC配置，并按照J(rèn)ESD204B協(xié)議建立鏈路、將數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和重新組合，得到I/Q采樣數(shù)據(jù)。

圖5 一體化寬帶數(shù)字收發(fā)接收采集處理流程框圖

I/Q數(shù)據(jù)送入復(fù)數(shù)FIR濾波器進(jìn)行濾波。為了改善寬帶信號的性能指標(biāo)、減少FPGA資源的占用并降低功耗，該濾波器分時(shí)復(fù)用，分別對模擬正交解調(diào)后采集的寬帶信號的幅相正交度、帶內(nèi)幅相起伏和非線性進(jìn)行補(bǔ)償[5-7]。另外，該濾波器通過改變?yōu)V波器系數(shù)以匹配不同帶寬信號的抽取前濾波器，實(shí)現(xiàn)抽取前帶外噪聲和干擾的抑制，以改善輸出SNR。濾波后的數(shù)據(jù)經(jīng)過不同抽取比得到三種速率(F1，F(xiàn)2，F(xiàn)3)的采樣數(shù)據(jù)，分別對應(yīng)三種不同帶寬的信號。較窄帶寬的信號可采用濾波器級聯(lián)的方式實(shí)現(xiàn)更優(yōu)的濾波效果。F3數(shù)據(jù)率的數(shù)據(jù)經(jīng)過兩級半帶低通濾波器和抽取后得到兩種較低速率(F4，F(xiàn)5)的數(shù)據(jù)。

經(jīng)過濾波抽取后得到的五種帶寬信號的采樣數(shù)據(jù)，經(jīng)過一個(gè)多選一選擇器輸出當(dāng)前工作帶寬下的采樣數(shù)據(jù)，并將其緩存在RAM中。最后，根據(jù)系統(tǒng)工作時(shí)序?qū)⑾到y(tǒng)參數(shù)與采樣數(shù)據(jù)按照一定格式進(jìn)行打包，通過高速接口送入雷達(dá)后端處理單元。

2.2 發(fā)射波形產(chǎn)生

本文中波形產(chǎn)生采用FPGA+DAC的方案，直接輸出中高頻信號。其處理流程框圖如圖6所示。上電工作后，由FPGA配置DAC芯片并與之建立JESD204B鏈路。FPGA中采用8倍并行直接數(shù)字頻率合成(DDS)方式實(shí)現(xiàn)基帶I/Q波形信號，并采用數(shù)字預(yù)失真補(bǔ)償整個(gè)鏈路的非線性[8]，以提高激勵(lì)信號的質(zhì)量。波形產(chǎn)生的帶寬、脈寬等參數(shù)可根據(jù)每個(gè)脈沖靈活配置。通過JESD204B數(shù)據(jù)接口模塊將波形并行數(shù)據(jù)按照格式需求排列，并進(jìn)行并串轉(zhuǎn)換，通過JESD204B鏈送給DAC。

圖6 一體化寬帶數(shù)字收發(fā)數(shù)字波形產(chǎn)生流程框圖

基帶I/Q信號在DAC內(nèi)進(jìn)行內(nèi)插、濾波和混頻，經(jīng)過數(shù)字模擬轉(zhuǎn)換電路，最終輸出模擬的中高頻波形信號。

3 測試結(jié)果

圖7為一體化高集成度寬帶收發(fā)模塊的實(shí)物圖。最后，對該模塊的功能和性能各進(jìn)行了測試，其測試結(jié)果如下。

圖7 一體化高集成度寬帶收發(fā)模塊實(shí)物圖

圖8為接收系統(tǒng)測試結(jié)果。用信號源輸入一路偏離中心頻點(diǎn)60 MHz的射頻信號，ADC采集解調(diào)模塊輸出的基帶信號，最終數(shù)據(jù)由Matlab分析得出，在輸入信號功率為-1.9 dBm的條件下，信噪比為37 dB，無雜散動(dòng)態(tài)范圍為52.7 dBFS，鏡像抑制為38.8 dBc。由測試結(jié)果可以看出，采集部分?jǐn)?shù)模電路干擾抑制設(shè)計(jì)滿足需求。

圖8 接收系統(tǒng)測試結(jié)果

圖9為2 GHz帶寬激勵(lì)信號的測試結(jié)果。其中，圖9(a)、(b)分別為用頻譜儀測量得到的激勵(lì)信號的頻譜和脈內(nèi)信噪比。由結(jié)果可以看出，激勵(lì)信號的帶外雜散好于55 dB，脈內(nèi)信噪比好于60 dB，數(shù)模混合電路設(shè)計(jì)干擾抑制滿足需求。為了分析激勵(lì)信號脈沖壓縮后的性能指標(biāo)，將激勵(lì)信號經(jīng)過外加衰減器回環(huán)到模塊的接收端進(jìn)行采集并分析。圖9(c)為用Matlab分析得到的射頻收發(fā)閉環(huán)信號的幅相非線性，由圖可見幅度誤差小于1.5 dB，相位誤差小于6°，非線性指標(biāo)滿足要求。圖9(d)為脈沖壓縮分析結(jié)果，可以看到主副瓣比大于40。

(a) 激勵(lì)信號頻譜

4 結(jié)束語

本文介紹了一種高集成度寬帶收發(fā)模塊的設(shè)計(jì)方法，詳細(xì)描述了射頻、數(shù)字部分的硬件設(shè)計(jì)和部分電路仿真，并闡述了FPGA軟件設(shè)計(jì)思路，最后給出了測試結(jié)果。該設(shè)計(jì)實(shí)現(xiàn)了2 GHz瞬時(shí)帶寬的激勵(lì)信號產(chǎn)生和2 GHz瞬時(shí)帶寬寬帶接收，能滿足目前大多數(shù)寬帶雷達(dá)系統(tǒng)的需求，并且該模塊已應(yīng)用到相關(guān)機(jī)載課題和型號項(xiàng)目中。