基于互連線插值的時間數(shù)字轉(zhuǎn)換器結(jié)構(gòu)設(shè)計

周郭飛 楊 宏

（公安部第一研究所 北京 100044）

時間數(shù)字轉(zhuǎn)換器（Time-to-Digital Converter，TDC）是一種將時間變換成數(shù)字信號的轉(zhuǎn)換器，已廣泛用于核物理和高能物理實驗以及與時間測量相關(guān)的領(lǐng)域［1］。隨著一種全數(shù)字鎖相環(huán)（All-digital Phase Locked Loop，ADPLL）的出現(xiàn)［2-3］，TDC替代了傳統(tǒng)鎖相環(huán)中的鑒頻鑒相器和電荷泵成為了數(shù)字鎖相環(huán)中關(guān)鍵模塊。在全數(shù)字鎖相環(huán)中，TDC用于測量數(shù)控振蕩器（Digitally Controlled Oscillator，DCO）輸出的高速時鐘邊沿和低速的參考時鐘邊沿之間的時間差，從而獲得這兩個時鐘的分?jǐn)?shù)相位差。TDC是一個模擬量到數(shù)字量轉(zhuǎn)換的功能模塊，在數(shù)字量化過程中所產(chǎn)生的量化誤差會引入ADPLL的帶內(nèi)噪聲，進(jìn)而對環(huán)路的相位噪聲產(chǎn)生影響。因此為了獲得好的相位噪聲性能，就必須提高分辨率，尤其是在系統(tǒng)頻率較高的情況下。

TDC的時間分辨率決定了相位的測量精度，分辨率越高鎖相環(huán)的相位噪聲特性越好［2］。結(jié)構(gòu)簡單的門延時鏈已廣泛的用于高分辨率TDC的實現(xiàn)，其延時單元的延時決定著TDC的測量分辨率。減少延時單元的延時是提高分辨率的有效辦法［2-3］，例如采用特殊的電路結(jié)構(gòu)［4-5］，采用更先進(jìn)的工藝［6］，而插值是提高其分辨率的另一種方法［7］。在集成電路中，無源的互連線很容易實現(xiàn)數(shù)皮秒及以下的延時，因此可采用互連線構(gòu)成等延時線以提高TDC的分辨率［7-8］。但由于因工藝偏差、電源電壓等因素，基于互連線插值等延時線結(jié)構(gòu)輸出信號的延時差很難保持一致。為此本文在對互連線特性分析的基礎(chǔ)上，提出了一種工藝偏差不敏感的基于互連線插值的TDC設(shè)計方法。

本文首先給出了傳統(tǒng)門延時鏈的工作原理和其分辨率對ADPLL的相位噪聲特性的影響。然后，通過對互連線的理論分析，提出了一種利用互連線實現(xiàn)等延時的設(shè)計方法，并給出了基于互連線插值的環(huán)形TDC版圖設(shè)計方案。最后利用仿真對本文提出的方法進(jìn)行驗證。

1 TDC分辨率對ADPLL的影響

TDC是ADPLL的重要模塊，用于測量其輸出高速時鐘（The Variable Clock，CKV）和低速參考時鐘（The Frequency Reference，F(xiàn)REF）之間的分?jǐn)?shù)相位差，其基本結(jié)構(gòu)如圖1所示，由延時鏈路和D觸發(fā)器組構(gòu)成的采樣電路組成。當(dāng)高速時鐘CKV通過延時鏈后，會形成延時矢量，再通過D觸發(fā)器用低速時鐘FREF將數(shù)據(jù)采出。該數(shù)據(jù)是準(zhǔn)溫度計碼，通過對該碼字簡單處理就可以得FREF上升沿與高速時鐘CKV上升沿和下降沿的時間差。顯然，延時單元的延時越小TDC時間的測量精度也就越高，時間分辨率為ΔtTDC越小。TDC時間量化誤差引起的ADPLL輸出信號相位噪聲功率譜［9］如下：

式中：ΔtTDC為TDC的時間分辨率；TCKV為ADPLL輸出的高速時鐘周期；fREF為參考信號的頻率。從式（1）可知：1）TDC的分辨率越高，即ΔtTDC越小，因其引起的ADPLL輸出信號的相位噪聲越?。?）ADPLL的輸出頻率越高，那么為了保證相位噪聲性能，就必須選擇分辨率越高的TDC。為了提升TDC的測量分辨率，本文提出了一種對工藝偏差不敏感的環(huán)形互連線插值的TDC結(jié)構(gòu)。

圖1 基本TDC結(jié)構(gòu)Fig.1 Diagram of a basic TDC structure

2 基于互連線插值TDC系統(tǒng)架構(gòu)

為了方便對基于互連線插值TDC系統(tǒng)工作原理的介紹。首先假設(shè)，互連線可以提供數(shù)皮秒量級的等延時?；诨ミB線插值TDC系統(tǒng)由三部分構(gòu)成：延時鏈、采樣矩陣和提供等延時的互連線系統(tǒng)，如圖2所示。延時鏈采用傳統(tǒng)的延時鏈，即延時單元由兩個反相器構(gòu)成，其分辨率為Δtcell；延時單元的長度為L，并滿足式（2）：

式中：TCKV為時鐘CKV的周期。這是為了保證被測信號在延時鏈中形成的矢量能包含一個完整的CKV周期的信息。

圖2 基于互連線插值的TDCFig.2 Diagram of TDC based on interconnect interpolation

采樣矩陣是規(guī)模為L×M的D觸發(fā)器構(gòu)成的，每行使用同一個時鐘，且每行中D觸發(fā)器的輸入接在延時鏈的對應(yīng)位置上?；ミB線系統(tǒng)是由負(fù)載電容和互連線構(gòu)成，參考時鐘FREF經(jīng)過互連線，形成M個時鐘。而且，相鄰時鐘之間的延時是相等的Δtline，且有：

式中：Δtline為TDC的分辨率；而N表示通過插值可以將分辨率提高的倍數(shù)。為了可以通過采樣矩陣的中的數(shù)值對N進(jìn)行估計，在參考時鐘FREF的延時鏈上需要出現(xiàn)兩次上升/下降沿的變化，因此M需滿足以下不等式：

式（5）可以確保上升沿和下降沿從第一次采樣到最后一次被采樣，至少經(jīng)歷過一個完整的延時單元。這樣做的目的在于可以通過采樣矩陣輸出的矢量對參數(shù)N進(jìn)行估計，以彌補因為電源電壓、工藝偏差等因素導(dǎo)致N的偏差。下面將以一個實例來說明這種結(jié)構(gòu)TDC的工作原理。

圖3是一個基于插值TDC的例子，其中L=10、N=4且M=9。輸出是一個10×9的矩陣。假設(shè)CKV是一個占空比為50%的信號，從行向量Q(i)可知，半周期有時為三個“1”，有時為兩個“1”，導(dǎo)致這種現(xiàn)象的原因就是CKV的半周期2Δtcell＜ Tv＜ 3Δtcell，如果不進(jìn)行插值，那么TDC測量分辨率為Δtcell。對時鐘FREF進(jìn)行延時后可采樣獲得一個矩陣，時間差測量是不僅可以利用每行本身的信息，還可以利用每行在縱向變化所表示的信息。

圖3 互連線插值的TDC的工作原理Fig.3 The principle of interconnect interpolation in TDC

首先分析下降沿從第一次采樣到最后一次采樣，在延時鏈路中的整個行進(jìn)過程。從Q(1)可知FREF1的上升沿離CKV最近的下降沿時間小于“1”個Δtcell。經(jīng)過時間Δtline后，從Q(2)可以看出，第一個延時單元的輸出由“1”變?yōu)椤?”。這表明此時下降沿已經(jīng)完全通過了第一個延時單元進(jìn)入第二個延時單元，而且可推斷下降沿距FREF1的上升沿時間為：

從Q(5)和Q(6)的數(shù)據(jù)可知，下降沿在FREF6上升沿時刻，已經(jīng)完全通過了第二個延時單元。結(jié)合Q(1)和Q(2)的數(shù)據(jù)還可以知道，下降沿在第二個延時單元的時間為4Δtline，于是可以估算出N=4。最終由式（6）可知，下降沿距FREF1的上升沿時間：

接下來用同樣的分析方法由QL×M可以得到CKV上升沿和FREF1上升沿的時間差：

于是將式（7）和（8）相減后取絕對值，可得CKV的半周期為：

式（10）所得結(jié)果和圖3相符。通過插值的方式可以將TDC的分辨率提高為Δtline，是不插值的N倍。

在上面的例子中，為了講述方便N是個整數(shù)，而在實際使用中N可以不是整數(shù)。這主要有兩方面原因：一方面，在實際電路中由于沒有使用類似DLL的校準(zhǔn)的機制，所以不能保證Δtcell是Δtline的整數(shù)倍；另一方面，TDC系統(tǒng)在使用過程中，N也會因為電源電壓、溫度等因素發(fā)生變化。本文提出的基于互連線差值的TDC考慮了N值的變化。當(dāng)TDC滿足不等式（5），由前面例子可知，我們可以從已經(jīng)獲得的QL×M數(shù)據(jù)去估算出N。此外，還可以借鑒文獻(xiàn)［8］的方法對N進(jìn)行長時間平均以實現(xiàn)更精確的估計。

3 基于等長互連線段實現(xiàn)等延時的方法

采用互連線進(jìn)行插值的前提是通過互連線能實現(xiàn)相鄰節(jié)點間延時差相等，即實現(xiàn)等延時。為此，在本節(jié)將對互連線進(jìn)行分析，具體探討如何利用互連線實現(xiàn)等延時的方法。忽略互連線上引出時鐘時負(fù)載對互連線特性的影響，那么互連線系統(tǒng)就可以簡化為圖4所示。

圖4中長度l和其對應(yīng)的delay(l)是一個單調(diào)遞增函數(shù)，但服從非常復(fù)雜的函數(shù)關(guān)系［10］，一般不是線性關(guān)系。理論上，利用非線性的互連線函數(shù)關(guān)系構(gòu)建等延時也是可行的。但這會帶來兩個問題，一是等延時對應(yīng)的相鄰互連線長度Δli之間互不相同，這加大了版圖設(shè)計難度；二是不同長度的Δli會增加工藝偏差對延時的影響。為了解決上述問題，本文提出了在圖4所示的架構(gòu)中尋找線性區(qū)域，在線性區(qū)域來構(gòu)建等延時的方法。所謂互連線的線性區(qū)，滿足或近似滿足延時的增加和長度l的增加成線性關(guān)系，即延時對長度l求導(dǎo)為常數(shù)或接近常數(shù)。在該區(qū)域造等延時最大好處是：實現(xiàn)等延時的線長Δli是相等的。

圖4所示的互連線系統(tǒng)看似簡單，但是對其延時的分析卻是十分復(fù)雜的，通常很難得到延時和線長的閉合公式。在文獻(xiàn)［10］對互連線延時特性進(jìn)行了深入的研究，提出了一種基于RLC延時的估算模型。本文利用這個模型對互連線進(jìn)行仿真分析后，發(fā)現(xiàn)對于一個長度為Lt的互連線在不同的負(fù)載下，l和線上的延時有以下關(guān)系：1）當(dāng)電容負(fù)載較大時，不存在線性區(qū)，如圖5（a）所示；2）當(dāng)電容負(fù)載較小時，有很窄的線性區(qū)，如圖5（b）所示；3）只有當(dāng)電容負(fù)載合適時，能實現(xiàn)相對較寬的線性區(qū)，如圖5（c）所示。因此，對于一個互連線可以通過選擇合適的負(fù)載，增加線性區(qū)的范圍。在線性區(qū)，可以用等長度的間隔來實現(xiàn)相等的延時。

圖4 電容負(fù)載的互連線系統(tǒng)Fig.4 Interconnect line system with capacitive load

圖5 不同負(fù)載下互連線延時特性 (a)負(fù)載較大，(b)負(fù)載較小，(c)負(fù)載合適Fig.5 Delay characteristics of interconnect lines under different loads(a)Too large load,(b)Too small load,(c)Appropriate load

4 環(huán)形結(jié)構(gòu)互連線插值TDC版圖設(shè)計方案

圖2是基于互連線插值的TDC基本結(jié)構(gòu)，電路實現(xiàn)時仍有三個主要問題需要解決：1）D觸發(fā)器陣列的時鐘端口均接在互連線上，該端口上的負(fù)載對互連線延時特性會產(chǎn)生影響；2）時鐘CKV利用延時鏈路形成的一組信號，經(jīng)過不同長度的互連線后形成CKVi[1：L]分別輸出給不同的D觸發(fā)器組Di，由于不同的CKVi[1：L]對應(yīng)的互連線長度不同因此延時也有所不同，進(jìn)而引入TDC測量的系統(tǒng)誤差；3）互連線本身尺寸較大增加了版圖布局對互連線的延時特性的影響。

為了解決上述問題，本文提出一種環(huán)形的版圖設(shè)計方案，如圖6所示。整個布局由外環(huán)電路、環(huán)間電路和內(nèi)環(huán)電路三部分組成。外環(huán)電路的主要功能是產(chǎn)生等間隔延時，由一段接近環(huán)的弧形互連線、FREF信號的驅(qū)動放大器和端接負(fù)載Ct等三部分組成。為了提高信號的驅(qū)動能力，需選擇大尺寸的反相器來實現(xiàn)FREF的驅(qū)動放大。為了減少外圍電路的影響，互連線采用具有上下兩個地平面的帶狀線結(jié)構(gòu)實現(xiàn)。沿互連線打上過孔以屏蔽外部電路引入的串?dāng)_。環(huán)間電路的主要功能是從互連線上引出等間隔的FREFi信號，放大后沿徑向輸出給內(nèi)環(huán)的采樣網(wǎng)絡(luò)。這種沿徑向傳輸?shù)姆绞娇梢詼p少因布局引入的FREFi間額外的延時偏差。此外，為了減小buffer的負(fù)載對互連線的影響，設(shè)計中將采用兩種方法：1）均勻地將互連線分成多段并都接上buffer，而實際供給采樣矩陣的FREF信號僅是那些處于線性區(qū)的信號；2）采用兩級反相器實現(xiàn)buffer的功能，其中第一級使用最小尺寸的反相器以減少輸入負(fù)載，而第二級使用相對較大尺寸的反相器以增強對L個D觸發(fā)器的驅(qū)動能力。內(nèi)環(huán)電路的主要功能是在FREFi信號作為時鐘的條件下對經(jīng)過延時鏈后的CKV信號進(jìn)行采樣，該部分電路主要由采樣矩陣和延時電路兩部構(gòu)成，布局如圖7所示。在環(huán)形結(jié)構(gòu)中，采樣矩陣是在面積較小的內(nèi)環(huán)中實現(xiàn)，D觸發(fā)器組Di之間的物理位置距離相對較小，因此因位置不同引入CKVi[1：L]間的延時偏差也較小。

圖6 環(huán)形結(jié)構(gòu)的TDCFig.6 TDC with ring structure

圖7 環(huán)形TDC的內(nèi)環(huán)布局Fig.7 Internal ring structure of TDC

5 仿真結(jié)果

本文采用SMIC0.18工藝庫實現(xiàn)TDC中的各電路模塊，采用Verilog-A語言實現(xiàn)采樣矩陣相關(guān)數(shù)據(jù)的處理，以對本文提出設(shè)計方法進(jìn)行驗證。仿真驗證使用的仿真工具為HSPICE2016，使用的計算機參數(shù)如下：主頻為3 GHz，內(nèi)存為8 G，Win10操作系統(tǒng)。

5.1 仿真1

為證明圖5所示不同負(fù)載下互連線延時的趨勢，對長度為1 mm的互連線在不同電容負(fù)載下進(jìn)行仿真。每隔0.1 mm接一個由兩級反相器構(gòu)成的buffer，并將延時信號整形后輸出。buffer中的第一級反相器使用的是SMIC0.18工藝庫中最小尺寸的標(biāo)準(zhǔn)反相器，其輸入端接電容為4.6 fF。電路基本結(jié)構(gòu)如圖8所示。其中，互連線上的分布參數(shù)：單位長度上的電阻r=600 kΩ?m-1，單位長度上的電感l(wèi)in=246 nH?m-1，單位長度上的電容c=176 pF?m-1。

圖8 仿真1的互連系統(tǒng)Fig.8 Interconnect line system of simulation 1

圖9（a）是Ct=0.8 pF時的仿真結(jié)果，可以看出，由于端接負(fù)載太大，隨著l的增加，單位長度的延時越來越大；圖9（b）是Ct=0.1 pF時的仿真結(jié)果，可見，由于端接負(fù)載太小，在互連線中部區(qū)域有一個很窄的線性區(qū)；圖9（c）是Ct=0.3 pF時的仿真結(jié)果，從node 7到node 8、node 8到 node 9以及 node 9到node 10的延時均為34 ps，這表明從0.7 mm處到負(fù)載Ct這個區(qū)域，延時和l的增加基本上呈現(xiàn)線性關(guān)系。因此，可以得出這樣一個結(jié)論：集成電路中互連線通過合理設(shè)計，可以得到一個較寬的線性區(qū)，并且在這個區(qū)域中可以用等長的互連線實現(xiàn)相等的時間延時。

5.2 仿真2

下面將利用長度為1 mm的互連線，實現(xiàn)數(shù)皮秒的等間隔延時。將互連線均勻分為40段，接一個由兩級反相器構(gòu)成的buffer，并將延時信號整形后輸出。buffer中的第一級反相器使用的是SMIC0.18工藝庫中最小尺寸的標(biāo)準(zhǔn)反相器，其輸入負(fù)載電容為4.6 fF。電路基本結(jié)構(gòu)如圖10所示。其中，互連線上的分布參數(shù)：單位長度上的電阻r=300 kΩ?m-1，單位長度上的電感l(wèi)in=246 nH?m-1，單位長度上的電容c=176 pF?m-1。負(fù)載Ct=0.4 pF。由式（5）可知，如果N=4的話，M=9才能滿足要求，因此仿真2將輸出9個等間隔的時鐘。

從圖11可知，互連線系統(tǒng)從節(jié)點16到25處于線性區(qū)，因此從節(jié)點16開始，引出9個信號作為采樣矩陣的時鐘，時鐘的波形如圖12所示。這些時鐘的平均間隔5.35 ps，最大偏差0.35 ps。因此在互連線線性區(qū)，通過合理選擇參數(shù)等長線可以實現(xiàn)數(shù)皮秒的等延時。文獻(xiàn)［11］采用0.13 μm CMOS工藝實現(xiàn)的時間精度為57 ps。

圖9 不同負(fù)載下互連線延時的仿真結(jié)果 (a)負(fù)載較大，(b)負(fù)載較小，(c)負(fù)載合適Fig.9 The simulation results of interconnect delay with different loads(a)Too large load,0.8pf,(b)Too small load,0.1 pf,(c)Appropriate load,0.3 pf

圖10 仿真2的互連系統(tǒng)Fig.10 Interconnect line system of simulation 2

圖11 互連線不同節(jié)點上的延時Fig.11 Delay on different nodes of the interconnect

圖12 互連線輸出的時鐘信號上升沿Fig.12 Rising edge of clock signal output from different nodes of the interconnect

6 結(jié)語

為了提升TDC的測量分辨率，本文提出了一種對工藝偏差不敏感的互連線插值的TDC結(jié)構(gòu)，并給出了環(huán)形結(jié)構(gòu)的版圖布局方案。在該結(jié)構(gòu)中，對采樣時鐘FREF進(jìn)行延時形成一系列等延時間隔的時鐘，利用這些時鐘對延時鏈中的矢量進(jìn)行采樣。然后通過對獲得數(shù)據(jù)分析，得出需要的時間信息。本文采用Verilog-A語言和SMIC0.18工藝庫在HSPICE中對上述算法進(jìn)行了仿真實驗。實驗結(jié)果表明使用該方法即使是在0.18 μm CMOS工藝下也能將TDC的分辨率提高至皮秒級。