基于LT spice 的傳輸線波狀態(tài)分析

任 聰，宋仕澤，朱 杰，孫椿凱，呂顯學(xué)

（山東科技大學(xué)，濟(jì)南 250031）

1 理論概述

傳輸線是一種用以引導(dǎo)電磁波，最大效率的將電磁能或電磁信號從一點(diǎn)定向地傳輸?shù)搅硪稽c(diǎn)的電磁器件，廣泛應(yīng)用于通信系統(tǒng)中。一般情況下，傳輸線的長度大于波長長度，需要考慮電磁波沿線傳播所需的時間和滯后效應(yīng)，故通過采用多個集總電路級聯(lián)的方式來模擬傳輸線[1]。

集總電路是一種由電阻、電感、電容等元件組成的理想化電路模型。集總元件是指元件大小遠(yuǎn)小于電路工作頻率相對之波長時，對所有元件之統(tǒng)稱。對于信號而言，不論任何時刻，元件特性始終保持固定，與頻率無關(guān)[2]。

本文采用由12個具有相同集總參數(shù)的L-C 電路組成的模擬傳輸線進(jìn)行實(shí)驗(yàn)。在LTspice 中構(gòu)建傳輸線仿真電路（εr=2.25，l=5368m），如圖1。

圖1 仿真原理圖

2 仿真測試

2.1 實(shí)現(xiàn)傳輸線特征阻抗匹配

2.2 不同終端負(fù)載情況下的狀態(tài)分析

使用差分法（同3.1）計(jì)算Zin，設(shè)置不同的負(fù)載阻抗（電抗）ZL，通過差分法計(jì)算Zin，在不同ZL值下測得的V1、V2及計(jì)算得出的Zin（見表1）。

表1 數(shù)據(jù)結(jié)果匯總表

通過比較可以看出ZL=0、ZL=0.5Z0和ZL=Z0的情況下，VSWR 的實(shí)際值與理論值誤差很小，符合我們的預(yù)期。在ZL=jZ0和ZL=-jZ0也就是負(fù)載為電抗的情況下，理論值與仿真結(jié)果有較大差距。

結(jié)論：當(dāng)負(fù)載匹配時，電壓駐波比VSWR=0，則狀態(tài)為行波；當(dāng)終端開路、短路或有電抗存在時，電壓駐波比VSWR ∞，則狀態(tài)為駐波；當(dāng)1

3 結(jié)束語

在傳輸線保持低損耗的條件下，可以采用多個集總電路級聯(lián)的方式來模擬傳輸線，通過LTspice 軟件仿真，驗(yàn)證了特征阻抗的值。進(jìn)行不同終端負(fù)載情況下的狀態(tài)分析，系統(tǒng)的說明了傳輸線源端阻抗和終端負(fù)載阻抗對電磁波狀態(tài)的影響。