基于硬件演化的電路故障自修復(fù)實驗系統(tǒng)設(shè)計與實現(xiàn)

張峻賓， 鄒瓊芬， 郭雷濤， 羅 瑩， 楊人銑

(中國空氣動力研究與發(fā)展中心超高速空氣動力研究所, 綿陽 621000)

數(shù)字電路故障自修復(fù)亦稱數(shù)字電路故障自愈，即通過一定的技術(shù)手段，使出現(xiàn)故障的數(shù)字電路恢復(fù)正常工作狀態(tài)。目前，傳統(tǒng)電路系統(tǒng)主要基于冗余容錯技術(shù)提高系統(tǒng)的可靠性，雖然容錯原理簡單，但在受限于體積、重量等因素時，不能對所有的元器件級、芯片級等部件實現(xiàn)冗余備份，其適用范圍受到了限制，致使電子系統(tǒng)的可靠性不能得到大幅度提高，并且這樣的電子系統(tǒng)始終不具備電路重構(gòu)能力。而新興的硬件演化(evolvable hardware, EHW)技術(shù)使電子系統(tǒng)具備了電路自組織重構(gòu)的能力，為故障自修復(fù)提供了技術(shù)途徑[1-2]。

EHW技術(shù)是近年來新興的技術(shù)，其主要以演化算法(evolutionary algorithm, EA)為組合優(yōu)化和全局搜索工具，通過模擬進(jìn)化來獲得具備預(yù)期功能的電路和系統(tǒng)結(jié)構(gòu)[1-3]。其公式定義為EAs+PLDs=EHW，即：演化算法+可編程邏輯器件=硬件演化[3-4]。EHW在自動控制、容錯系統(tǒng)、模式識別與人工智能、機器人、太空和深海探索等方面有了一些應(yīng)用，但是仍存在一些問題。

目前，在電子電路故障自修復(fù)領(lǐng)域，尚未有成熟商用的適用于EHW技術(shù)的硬件平臺。美國Xilinx公司提供了API接口，可在Virtex—Ⅱ系列芯片上實現(xiàn)電路演化功能，但目前這些芯片較為落后，且使用技術(shù)門檻較高[5]；被譽為“人工大腦之父”的美國著名研究者Hugo從1990年開始EHW技術(shù)的相關(guān)研究，其研制了一種大規(guī)模的EHW平臺(CAM-brains machine, CBM)，CBM平臺包含72片F(xiàn)PGA芯片[6]；Andy采用雙模冗余技術(shù)在FPGA上實現(xiàn)細(xì)粒度、部分動態(tài)可重構(gòu)電路，提出在現(xiàn)場可編程門陣列(field programmable gate array, FPGA)內(nèi)部建立虛擬可重構(gòu)電路(virtual reconfigurable circuit, VRC)平臺用于電路演化[7]；Lee等提出了在FPGA內(nèi)部配置VRA(virtual reconfigurable architecture)平臺，所設(shè)計的VRA結(jié)構(gòu)和VRC一致，并采用Xilinx的Celoxica RC1000 PCI開發(fā)板演化了特征識別系統(tǒng)和圖像濾波器[8-9]。此外，York大學(xué)等機構(gòu)提出的POEtic、演化母版、DPR等?？偟膩碚f，這些演化平臺的通用性和可擴展性均有限。因此，急需研制一種適用于EHW技術(shù)的演化平臺。

在前期工作中，提出了基于EHW和補償平衡技術(shù)(reparation balance technology, RBT)的數(shù)字電路故障自修復(fù)策略[1]。所提出的策略不需要進(jìn)行故障定位，通過針對故障信息演化出的矯正電路(rectification circuit, RTC)，實現(xiàn)對故障信號的補償平衡修復(fù)。在此理論基礎(chǔ)之上，設(shè)計了對應(yīng)故障自修復(fù)實驗電路系統(tǒng)?，F(xiàn)主要對所設(shè)計實現(xiàn)的故障自修復(fù)實驗系統(tǒng)進(jìn)行詳細(xì)的分析，并選取了典型電路進(jìn)行驗證實驗。

1 基于EHW和RBT的故障自修復(fù)策略基本原理

圖1 基于EHW和RBT的故障自修復(fù)通用模型Fig.1 Universal model of fault self-repair based on EHW and RBT

針對常規(guī)基于冗余設(shè)計的故障自修復(fù)技術(shù)和基于EHW的故障自修復(fù)技術(shù)存在的問題，緊扣自修復(fù)電路系統(tǒng)的可實現(xiàn)性，前期提出了基于EHW和RBT的電子電路故障自修復(fù)策略，基于EHW和RBT的故障自修復(fù)通用模型如圖1所示。其主要包括上位機、下位機、被測單元(unit under test, UUT)、多路開關(guān)(multiplexer, MUX)、現(xiàn)場可編程門陣列(field programmable gate array, FPGA)、串口通信等6大模塊。理論上能夠通過設(shè)計的MUX，可將插件上所有的芯片連入設(shè)計的故障自修復(fù)電路系統(tǒng)，和傳統(tǒng)的冗余容錯技術(shù)相比，直接降低了硬件冗余備份所帶來的巨大硬件開銷。

2 硬件實驗系統(tǒng)的整體設(shè)計思路

為了方便實現(xiàn)系統(tǒng)各模塊之間信號的測試，在故障自修復(fù)電路系統(tǒng)中預(yù)置了各個模塊間互通信號的測試點。將一些外部信號引入各個模塊，在故障自修復(fù)電路系統(tǒng)中將各模塊剩余引腳全部引出。為了對硬件進(jìn)行更好的詮釋，電路系統(tǒng)中圖注如圖2所示。

圖2 實驗系統(tǒng)圖注Fig.2 Experiment system block diagram illustration

圖3中的FPGA Core1、FPGA Core2和FPGA Core3是配置RTC的核心模塊，均能單獨配置RTC。MUX1～MUX8是8個獨立的多路開關(guān)模塊，A1～A6是6個獨立的功能電路配置模塊，在故障修復(fù)驗證過程中，最主要用于配置UUT。每個模塊均由一片F(xiàn)PGA組成的最小系統(tǒng)。

所有MUX模塊的管腳在物理上均與FPGA Core2模塊直接相連，而FPGA Core1只與MUX1、MUX2、MUX5和MUX6物理相連，F(xiàn)PGA Core3只與MUX3、MUX4、MUX7和MUX8物理相連。由于MUX實際上是多路開關(guān)，不具備其他功能。因此，與MUX物理相連的A1～A6功能電路模塊實現(xiàn)了分別和FPGA Core1、FPGA Core2和FPGA Core3連接。在A1～A6模塊內(nèi)部，分別配置了VRC，每個VRC是由多個結(jié)構(gòu)相同的可編程單元(programmable elements, PE)構(gòu)成的陣列[10]。結(jié)合圖1和圖2，得到整個實驗系統(tǒng)模塊之間關(guān)系如圖4所示。有關(guān)VRC和PE的基本原理見文獻(xiàn)[8]，此處不再贅述。

3 實驗系統(tǒng)的最終實現(xiàn)

在故障自修復(fù)硬件系統(tǒng)設(shè)計的基礎(chǔ)之上，對硬件電路系統(tǒng)進(jìn)行實現(xiàn)，圖5是最終構(gòu)建的硬件系統(tǒng)。如圖5所示的硬件電路，具有串口通信端口、偽隨機信號發(fā)生器，節(jié)點信號測試端口、功能電路配置模塊(包括RTC、UUT和MUX)、冗余管腳引出端口和故障注入端口。

在硬件電路實現(xiàn)時選取的FPGA芯片型號為Xilinx Spartan XC3S500E和Xilinx Spartan XC3S250E。其中，MUX1～MUX8、A1～A6、FPGA Core1和FPGA Core3使用的是Xilinx Spartan XC3S500E，F(xiàn)PGA Core2使用的是Xilinx Spartan XC3S250E。FPGA Core2模塊具有一個9針的串口通信端口，通過串口連接線，可與上位機實現(xiàn)通信。在硬件電路的基礎(chǔ)上，搭建了故障自修復(fù)實驗系統(tǒng)，如圖6所示。

圖5 故障自修復(fù)電路系統(tǒng)硬件實現(xiàn)Fig.5 Hardware system implementation of fault self-repair circuit system

圖6 通用故障自修復(fù)實驗系統(tǒng)實現(xiàn)Fig.6 Implementation of universal fault self-repair experiment system

圖6中的故障自修復(fù)實驗系統(tǒng)，包括了硬件電路系統(tǒng)、信號源、邏輯分析儀、上位機等部分。在實驗驗證時使用的是由FPGA上設(shè)計的偽隨機信號發(fā)生器。

4 實驗流程

在硬件實驗中，多次出現(xiàn)故障時的故障修復(fù)流程同單次修復(fù)故障流程基本一致，相當(dāng)于對單次故障修復(fù)流程的重復(fù)。單次修復(fù)故障的詳細(xì)流程如下。

Step1首先檢測正在工作的UUT是否出現(xiàn)故障，無論是采用自檢測還是外部檢測設(shè)備，只需將檢測到的故障信息傳給上位機，作為電路演化的約束條件。

Step2根據(jù)故障信息演化目標(biāo)電路，如果電路演化成功，則進(jìn)入Step 3，否則宣告故障修復(fù)失敗。

佛像是佛、菩薩、羅漢、明王、諸天等像，不同的名對應(yīng)不同的相。所謂如法，如為不變，引伸為恒定，也是依據(jù)法，尊重形象對于人心攝受的原理，讓信眾產(chǎn)生佛陀顯前，教化眾生的功效，如佛教教義之法，如佛像所傳達(dá)信息之法，接引眾生，見像起信。佛像要隨時代而變，藏傳佛像是藏族地區(qū)已經(jīng)形成的對佛像的審美需求，是格式化的形態(tài)。漢傳佛教是根據(jù)漢地人們的哲學(xué)觀念、視覺習(xí)慣而形成的審美觀念，形成的另一種格式化形態(tài)。

Step3根據(jù)成功演化的目標(biāo)電路進(jìn)行布局布線，如果布局布線成功，則進(jìn)入Step 4，否則也將宣告故障修復(fù)失敗。

Step4根據(jù)成功進(jìn)行布局布線后的電路結(jié)構(gòu)，轉(zhuǎn)換成VRC的配置數(shù)據(jù)，其中包括VRC陣列中PE基因表達(dá)數(shù)據(jù)和PE端口互聯(lián)數(shù)據(jù)。

Step5將翻譯轉(zhuǎn)換成的配置數(shù)據(jù)通過串口發(fā)送給VRC陣列，并根據(jù)故障信息控制MUX的連接，最終實現(xiàn)故障修復(fù)。

在上述過程中，Step 2和Step 3中存在故障修復(fù)失敗的可能性。電路能否成功演化方面，主要受電路演化時間消耗、電路進(jìn)化次數(shù)和電路復(fù)雜程度的影響。電路越復(fù)雜，電路演化時間消耗將更長，在對時效性要求較高的環(huán)境中，規(guī)定時間內(nèi)成功演化出目標(biāo)電路的概率將降低。演化出的電路是否能夠成功布局布線方面，主要受到演化出目標(biāo)電路的硬件資源消耗和VRC中PE單元數(shù)量的影響。當(dāng)PE單元數(shù)量低于演化出目標(biāo)電路硬件資源消耗時，布局布線失敗，反之則能成功布局布線。

5 典型電路故障修復(fù)實驗驗證

在VRC上布局目標(biāo)電路，需要控制/配置的數(shù)據(jù)包括兩個方面：一是各個PE功能表達(dá)的數(shù)據(jù)；二是各個PE的端口互聯(lián)配置的數(shù)據(jù)。實驗中每個PE的功能表達(dá)數(shù)據(jù)只需要4位，由于VRC陣列共30個PE，因此需要120位基因表達(dá)配置數(shù)據(jù)。由于每個PE具有兩個輸入端，每個輸入端需要6位實現(xiàn)端口互聯(lián)的配置數(shù)據(jù)，30個PE共有60個端口，因此共需要360位數(shù)據(jù)對VRC陣列的端口互聯(lián)進(jìn)行控制。最終，針對VRC一次電路功能的實現(xiàn)，串口需要傳送480位配置數(shù)據(jù)。每一次串口只能發(fā)送8位配置數(shù)據(jù)，因此串口至少需要發(fā)送60次數(shù)據(jù)(不包括校驗位)。

VRC中的PE陣列如矩陣編碼如圖7所示。在圖7中，每一個方框代表一個PE單元[5-6]。

圖7 PE規(guī)模為5×6的VRC陣列坐標(biāo)編碼Fig.7 VRC coordinate codes when the PEs scales are 5×6

圖8 演化出的電路各自布局布線圖Fig.8 Independent layout of evolved circuit

針對圖7串口發(fā)送的配置數(shù)據(jù)編碼具有特定的順序，具體如下：首先發(fā)送VRC中PE基因表達(dá)數(shù)據(jù)，再發(fā)送VRC端口互聯(lián)數(shù)據(jù)。在圖7所示的VRC陣列中，對PE基因表達(dá)進(jìn)行編碼時，從最后一列PE坐標(biāo)的(5,6)開始，逐列逆向進(jìn)行編碼，直到第一列坐標(biāo)為(1,1)PE為止。端口互聯(lián)編碼順序從坐標(biāo)為(5,6)開始，逐行逆向進(jìn)行編碼，直到第一行坐標(biāo)為(1,1)PE截止。

采用Keysight 16852A邏輯分析儀，設(shè)置采樣周期為1 ns，選取C17電路Y2輸出端為高位，Y1輸出端為低位。通過硬件實驗系統(tǒng)A6模塊的撥碼開關(guān)輸入00，此時Y2輸出端將出現(xiàn)故障。

由于被測電路C17屬于整個電路系統(tǒng)中的一個子模塊，而C17模塊輸入信號的周期將受整個電路系統(tǒng)輸入信號周期的影響。因此，C17電路輸入信號周期大于32 μs，總共測試到輸出信號output_test 有26處存在故障，除開輸入信號為02和1D只出現(xiàn)1次外，其余均出現(xiàn)兩次，統(tǒng)計后共計14種輸入組合對應(yīng)輸出存在故障。對應(yīng)的輸入組合分別是：10、19、1F、1B、18、08、1D、1C、1E、1A、12、02、00、0A。通過觀察發(fā)現(xiàn)，只有C17電路的Y2輸出存在故障，Y1輸出端輸出正常。

在FPGA內(nèi)部設(shè)計有自測試電路，可將測試比較后確認(rèn)的故障信息，通過串口發(fā)送給上位機。上位機根據(jù)測試到的故障信息，采用離散粒子群演化算法[11-13]，采用三進(jìn)制編碼規(guī)則[14]，設(shè)置最大電路演化次數(shù)為20 000次，成功演化出目標(biāo)電路編碼為

(1)

式(1)中，矩陣的列代表電路輸入端的數(shù)量，一個矩陣代表只有一個輸出端，0代表輸入端被選中，1代表輸入端被選中并取反，2代表輸入端沒有被選中。對應(yīng)的布局布線如圖8所示，圖8中的每個方框代表一個PE單元。

圖9 補償修復(fù)效果相關(guān)數(shù)據(jù)Fig.9 Fault self-repair result related data

將演化出的目標(biāo)電路轉(zhuǎn)換成16進(jìn)制編碼通過串口調(diào)試助手發(fā)送到FPGA，從而使演化出的目標(biāo)電路成功布局到FPGA中的VRC平臺上。使用Keysight 16852A邏輯分析儀，對補償修復(fù)后的信號進(jìn)行測試，測試波形如圖9所示。

在圖9中，input_signal是C17電路輸入信號，fault_Y2是C17電路工作時Y2輸出端實測信號，truth_vaule是Y2輸出端理論輸出信號，Y2_rtc是矯正電路信號，Y2_repair是最終修復(fù)信號。圖9中可以清晰看出，Y2_repair和truth_vaule信號一致，代表故障信號Y2得到了修復(fù)。

由于設(shè)計的偽隨機信號發(fā)生器還不夠最優(yōu)，導(dǎo)致存在一些毛刺，雖然這些毛刺在信號測試中出現(xiàn)，但不影響故障信號的修復(fù)效果。實現(xiàn)基于EHW和RBT的故障自修復(fù)策略實驗的整個過程，在實驗驗證過程中雖然選取的典型電路規(guī)模較小，但不影響故障修復(fù)的效果和性能。通過實驗證明：基于EHW和RBT的故障自修復(fù)策略具有一定的工程指導(dǎo)作用和應(yīng)用價值。

6 結(jié)論

主要對基于EHW和RBT的故障自修復(fù)實驗系統(tǒng)進(jìn)行了構(gòu)建和實現(xiàn)。詳細(xì)闡述了實驗系統(tǒng)的基本原理，硬件設(shè)計、自修復(fù)流程，最后選取典型電路進(jìn)行了基于EHW和RBT的故障自修復(fù)實驗驗證。實驗結(jié)果表明：基于EHW和RBT的故障自修復(fù)策略可行、有效，對提高電子系統(tǒng)的可靠性具有重要的工程應(yīng)用價值。