冷卻儲(chǔ)存環(huán)外靶γ球子觸發(fā)系統(tǒng)設(shè)計(jì)

宋海聲 蘇鳳嬌, 李先勤 張 奇 陳 勇 閆 鐸楊海波 孔 潔 蘇 弘

1（西北師范大學(xué) 蘭州730070）

2（中國(guó)科學(xué)院近代物理研究所 蘭州730000）

3（哈爾濱工業(yè)大學(xué) 哈爾濱150001）

蘭州重離子加速器（HeavyⅠon Research Facility at Lanzhou，HⅠRFL）［1］是目前我國(guó)規(guī)模最大、加速粒子種類最多、能量最高的重離子研究裝置。冷卻儲(chǔ)存環(huán)（Cooling Storage Ring，CSR）［2］是其主要加速器之一，由主環(huán)（CSRm）、實(shí)驗(yàn)環(huán)（CSRe）和第二條放射性束流線（Radioactive Beam Line，RⅠBLL ⅠⅠ）組成。外靶實(shí)驗(yàn)便是研究經(jīng)CSRm加速后的束流在RⅠBLLⅠⅠ中打靶后產(chǎn)生的放射性束性質(zhì)的實(shí)驗(yàn)。其中γ球探測(cè)器［3］是外靶實(shí)驗(yàn)的核心探測(cè)器，主要研究放射性束退激產(chǎn)生的γ射線的能量等信息。為剔除探測(cè)器信號(hào)中的本底噪聲等無(wú)效信息，需要設(shè)計(jì)一個(gè)觸發(fā)判選系統(tǒng)，根據(jù)有效事例次級(jí)粒子間的時(shí)間和邏輯關(guān)系對(duì)探測(cè)器信號(hào)進(jìn)行篩選。通過(guò)對(duì)國(guó)內(nèi)外的一些大型物理實(shí)驗(yàn)進(jìn)行分析，如北京正負(fù)電子對(duì)撞機(jī)實(shí)驗(yàn)［5］、歐洲粒子研究組織的ALⅠCE（A LargeⅠon Collider Experiment）實(shí)驗(yàn)［6］，會(huì)發(fā)現(xiàn)對(duì)觸發(fā)判選系統(tǒng)大都采用多級(jí)觸發(fā)的方式，針對(duì)探測(cè)器信號(hào)電子學(xué)通道數(shù)目多的輸出特點(diǎn)，首先在子觸發(fā)系統(tǒng)中采用邏輯算法，將事件率降低，然后通過(guò)總觸發(fā)，對(duì)各子探測(cè)器的時(shí)間和邏輯進(jìn)行分析，完成最終觸發(fā)。本實(shí)驗(yàn)中的觸發(fā)判選系統(tǒng)除了采用以上方案，同時(shí)也根據(jù)CSR外靶實(shí)驗(yàn)于高能輻射環(huán)境下進(jìn)行的特點(diǎn)，選用 Flash型 FPGA（Field Programmable Gate Array）進(jìn)行子觸發(fā)系統(tǒng)的硬件開(kāi)發(fā)，有效地避免了芯片的單粒子翻轉(zhuǎn)效應(yīng)［7］，同時(shí)不會(huì)因掉電而丟失數(shù)據(jù)，并能通過(guò)公共網(wǎng)絡(luò)實(shí)現(xiàn)安全性遠(yuǎn)程升級(jí)。另外還要求系統(tǒng)具有可重構(gòu)的特點(diǎn)，即能夠根據(jù)實(shí)驗(yàn)?zāi)繕?biāo)的不同對(duì)判選條件進(jìn)行修改。本文便是對(duì)子觸發(fā)系統(tǒng)進(jìn)行相關(guān)設(shè)計(jì)與測(cè)試。

1 系統(tǒng)結(jié)構(gòu)

如圖1所示為CSR外靶實(shí)驗(yàn)觸發(fā)判選電子學(xué)系統(tǒng)總體結(jié)構(gòu)。探測(cè)器探測(cè)到的信號(hào)輸入至前端電子學(xué)（Front-end Electronics，F(xiàn)EE）［8-9］，進(jìn)行相應(yīng)測(cè)量、緩存一定事例信息的同時(shí)，提取出一些特征信息（如探測(cè)器擊中信息）發(fā)送至子觸發(fā)判選系統(tǒng)（Sub_Trigger System）。子觸發(fā)判選系統(tǒng)根據(jù)上位機(jī)設(shè)置的觸發(fā)條件進(jìn)行判選，將滿足條件的信號(hào)的觸發(fā)信息、位置信息等有效信息輸入至總觸發(fā)判選系統(tǒng)（Global_Trigger System）做進(jìn)一步綜合處理，產(chǎn)生總觸發(fā)信號(hào)反饋至子觸發(fā)系統(tǒng)。子觸發(fā)系統(tǒng)再通知前端電子學(xué)讓其將有效信號(hào)保留住同時(shí)通知數(shù)據(jù)獲取系統(tǒng)（Data Acquisition，DAQ）將有效信號(hào)記錄下來(lái)。

子觸發(fā)判選系統(tǒng)設(shè)計(jì)難點(diǎn)包括：1）較高的觸發(fā)判選速度；2）較強(qiáng)的觸發(fā)判選靈活度；3）可以根據(jù)不同的實(shí)驗(yàn)條件設(shè)置相應(yīng)的觸發(fā)條件。

圖1 CSR外靶實(shí)驗(yàn)觸發(fā)判選電子學(xué)系統(tǒng)總體結(jié)構(gòu)Fig.1 The overall structure of the electronic system in CSR external target experiment triggers

2 子觸發(fā)判選系統(tǒng)設(shè)計(jì)

2.1 子觸發(fā)系統(tǒng)硬件設(shè)計(jì)

圖2為子觸發(fā)板硬件設(shè)計(jì)。主要包括電源模塊、時(shí)鐘模塊、FPGA模塊、光口模塊和以太網(wǎng)模塊。電源模塊通過(guò)電源轉(zhuǎn)換芯片TPS79625［10］等為系統(tǒng)各模塊提供所需電源；時(shí)鐘模塊由時(shí)鐘晶振為系統(tǒng)提供高精度100 MHz時(shí)鐘；FPGA模塊采用美國(guó)Microsemi公司的SmartFusion2系列FPGA M2S090T-FGG484［11］，該芯片包含 ARM Cortex-M3處理器為核心的微處理器系統(tǒng)（Microcontroller Subsystem，MSS）、FPGA 和一些硬核如 Serdes（SERializer/DESerializer（串行器/解串器））［12］等資源，可以方便地進(jìn)行SOC（System on Chip）系統(tǒng)的開(kāi)發(fā)設(shè)計(jì)；光口模塊實(shí)現(xiàn)子觸發(fā)系統(tǒng)與總觸發(fā)系統(tǒng)的相互通信；以太網(wǎng)模塊實(shí)現(xiàn)上位機(jī)對(duì)子觸發(fā)系統(tǒng)的控制。

圖2 子觸發(fā)板硬件設(shè)計(jì)Fig2 The hardware design of the sub-trigger system

2.2 子觸發(fā)系統(tǒng)FPGA設(shè)計(jì)

如圖3所示為子觸發(fā)系統(tǒng)整體結(jié)構(gòu)圖。子觸發(fā)判選系統(tǒng)由MSS和FPGA兩部分組成。MSS內(nèi)部以MACⅠP核為主，通過(guò)與DMA（Direct Memory Access）和ARM（Advanced RⅠSC Machine）的配合，實(shí)現(xiàn)用以太網(wǎng)配置系統(tǒng)的工作狀態(tài)、寄存器值等各參數(shù)。FPGA的設(shè)計(jì)分為高速串行收發(fā)器ⅠP核Serdes和User logic，分別實(shí)現(xiàn)與總觸發(fā)系統(tǒng)的光纖通信和子觸發(fā)系統(tǒng)的用戶配置。

圖3 子觸發(fā)系統(tǒng)整體結(jié)構(gòu)圖Fig.3 The overall structure of the sub-trigger system

其中子觸發(fā)系統(tǒng)一次有效的工作過(guò)程如圖4所示，以第一次擊中作為開(kāi)始的標(biāo)志，進(jìn)行一段時(shí)間event time的擊中計(jì)數(shù)。在計(jì)數(shù)過(guò)程中，若擊中數(shù)等于閾值，則開(kāi)始對(duì)之后擊中的信號(hào)進(jìn)行延時(shí)即發(fā)出hold_delay（包括等于閾值的信號(hào)），之后給出hold_out使相應(yīng)的通道hold住。event time計(jì)數(shù)完成后，子觸發(fā)板將總擊中個(gè)數(shù)通過(guò)光口發(fā)送給總觸發(fā)板。為保證在時(shí)間周期內(nèi)最后一個(gè)擊中能有效hold，event time后，再延時(shí)一段時(shí)間hold_delay，之后產(chǎn)生hold_ready信號(hào)。然后向其他所有未觸發(fā)的通道也統(tǒng)一發(fā)出hold命令，保證此時(shí)所有的通道都保持住。另一部分與DAQ（Data Acquisition）板交互的邏輯，主要負(fù)責(zé)接收主觸發(fā)板反饋的GT_OK信號(hào)，如果該信號(hào)為1且hold_ready也是1，則向DAQ板發(fā)出start信號(hào)，并等待DAQ板采集數(shù)據(jù)完成。如果DAQ板處理完成，則向整個(gè)系統(tǒng)發(fā)出清零信號(hào)，重新開(kāi)始整個(gè)過(guò)程。

2.2.1 光口模塊描述

系統(tǒng)使用光口模塊實(shí)現(xiàn)子觸發(fā)系統(tǒng)和總觸發(fā)系統(tǒng)之間的數(shù)據(jù)傳輸。Serdes核作為光口傳輸?shù)暮诵哪K，是一種高速串行的收發(fā)器ⅠP核，其內(nèi)部包含4個(gè)通道，在設(shè)計(jì)中可以被定制為EPCS（Extended Physical Coding Sublayer）接口，實(shí)現(xiàn)用戶自定義的協(xié)議類型。

圖4 子觸發(fā)系統(tǒng)工作流程圖Fig.4 The work flow chart of Sub-trigger system

具體的Serdes核的通信過(guò)程如圖5所示。在子觸發(fā)判選系統(tǒng)上電后，MSS會(huì)運(yùn)行事先燒錄在eNⅤM里面的配置文件，將相關(guān)寄存器信息加載到FPGA中的外設(shè)Serdes核里，啟動(dòng)Serdes的工作狀態(tài)。工程中，Serdes中的寄存器可以由自己用Ⅴerilog描述的APB（Advanced Peripheral Bus）主設(shè)備配置，也可以由M3進(jìn)行配置。而且通過(guò)APB接口，M3不僅可以實(shí)現(xiàn)對(duì)Serdes的配置，還能在一些配套工具的幫助下實(shí)現(xiàn)實(shí)時(shí)的監(jiān)控和調(diào)試功能，如狀態(tài)檢查、PRBS（Pseudo-Random Binary Sequence）測(cè)試和回環(huán)測(cè)試等。目前的工程為滿足抗輻射條件，Serdes中的寄存器由自己用Ⅴerilog描述的APB主設(shè)備配置，這樣可以保證在M3不工作的情況下，實(shí)現(xiàn)對(duì)光口的初始化。

圖5 Serdes核的通信過(guò)程Fig.5 The communication process of Serdes core

工作模式下，Serdes核的功能主要是接收前端電子學(xué)模塊發(fā)送來(lái)的有效擊中數(shù)據(jù)，在一定條件下（取決與子觸發(fā)板的控制），通過(guò)Serdes核，把有效擊中數(shù)據(jù)發(fā)送給總觸發(fā)板。既實(shí)現(xiàn)了子觸發(fā)板與總觸發(fā)板觸發(fā)信息的長(zhǎng)距離傳輸，同時(shí)隔離了各機(jī)箱間的電氣連接。在Serdes與實(shí)際擊中數(shù)據(jù)之間加入了PCS（Physical Coding Sublayer）核［13］，提供 8B/10B編解碼的功能，增強(qiáng)傳輸?shù)目煽啃?。而且為了使Serdes核與FPGA之間的接口具備通用性和易用性，特意封裝了其接口模塊的發(fā)送時(shí)序和接收時(shí)序，包括編解碼、位數(shù)拼接、信號(hào)對(duì)齊等內(nèi)容。電路滿足擊中閾值想發(fā)送數(shù)據(jù)時(shí)，只需要在數(shù)據(jù)接口給出數(shù)據(jù)即可實(shí)現(xiàn)發(fā)送。需要接收相應(yīng)數(shù)據(jù)時(shí)，只需要給出相應(yīng)的目標(biāo)k_char碼進(jìn)行匹配即可，即測(cè)試碼為BCBC（K28.5）。

2.2.2 以太網(wǎng)模塊描述

以太網(wǎng)ⅠP應(yīng)用如圖6所示。系統(tǒng)使用以太網(wǎng)模塊作為上位機(jī)與子觸發(fā)之間的信號(hào)傳輸接口，灰線為配置通道，黑線為數(shù)據(jù)傳輸通道。通過(guò)該接口，使用標(biāo)準(zhǔn)的以太網(wǎng)協(xié)議和其他協(xié)議，子觸發(fā)系統(tǒng)實(shí)現(xiàn)與上位機(jī)之間的數(shù)據(jù)和命令交換，滿足用戶對(duì)觸發(fā)條件、觸發(fā)參數(shù)、定制FPGA中用戶邏輯等功能的需要。

圖6 以太網(wǎng)ⅠP應(yīng)用框圖Fig.6 The block diagram of EthernetⅠP application

當(dāng)系統(tǒng)上電后，MSS可以通過(guò)AHB總線接口按照用戶預(yù)先配置的要求對(duì)以太網(wǎng)核（MAC和PHY芯片）進(jìn)行初始化，同時(shí)完成ⅠP地址的初始化。工程中例化了COREGMⅠⅠⅠP 核，將MAC核的GMⅠⅠ接口轉(zhuǎn)化為RGMⅠⅠ，實(shí)現(xiàn)MAC核與PHY芯片之間的連接。除此之外，在以太網(wǎng)初始化過(guò)程中，兩邊的通信硬件設(shè)備會(huì)在PHY的控制下開(kāi)始自動(dòng)協(xié)商，產(chǎn)生一個(gè)兩邊通信都滿足的最大速率，并給出相應(yīng)的通信時(shí)鐘。因此在電路上例化了FCCC時(shí)鐘分頻模塊，能根據(jù)以太網(wǎng)的自動(dòng)協(xié)商結(jié)果決定從125 M、25 M、2.5 M時(shí)鐘中輸出哪一個(gè)作為實(shí)際的通信時(shí)鐘使用。初始化成功之后，以太網(wǎng)核通過(guò)RJ45接口接收上位機(jī)發(fā)送來(lái)的命令并對(duì)其進(jìn)行解包處理，之后通過(guò)AHB和Ⅰnterface Logic把命令發(fā)送到用戶邏輯，實(shí)現(xiàn)對(duì)用戶邏輯的重新設(shè)置。具體的MAC核的上電配置過(guò)程和接收上位機(jī)數(shù)據(jù)包的過(guò)程如圖7所示。

圖7 MAC核初始化及接收上位機(jī)數(shù)據(jù)包流程圖Fig.7 The flow chart of MAC core initialization and receiving host computer data packet

2.2.3 用戶邏輯模塊描述

用戶邏輯是方案中預(yù)留給用戶的可定制的一部分FPGA資源。硬件連接上，用戶邏輯和其他開(kāi)發(fā)框架之間的功能連接主要靠APB接口和Serdes接口。此工程中的應(yīng)用是實(shí)現(xiàn)了子觸發(fā)系統(tǒng)的判斷選擇功能，用戶邏輯處理從探測(cè)器發(fā)出的原始脈沖信號(hào)，經(jīng)過(guò)邏輯運(yùn)算，將產(chǎn)生的子觸發(fā)信息通過(guò)光口發(fā)送給總觸發(fā)系統(tǒng)。另外，用戶邏輯還負(fù)責(zé)接收上位機(jī)和總觸發(fā)系統(tǒng)的配置命令和反饋信息，調(diào)整電路邏輯參數(shù)，以滿足不同的應(yīng)用場(chǎng)景。子觸發(fā)模塊接收各個(gè)有效擊中信號(hào)，根據(jù)實(shí)驗(yàn)的要求，滿足閾值條件產(chǎn)生子觸發(fā)信號(hào)之后，子觸發(fā)信息會(huì)傳給總觸發(fā)模塊。

用戶邏輯模塊劃分如圖8所示。上位機(jī)通過(guò)以太網(wǎng)將所需的命令寫(xiě)入MSS的寄存器中，這些寄存器時(shí)掛在APB總線上的。RegCtrl模塊對(duì)相應(yīng)的寄存器進(jìn)行解釋并負(fù)責(zé)整個(gè)系統(tǒng)的寄存器配置和運(yùn)行狀態(tài)的配置。Ⅰnput_signal_gen模塊是測(cè)試模式下的一個(gè)測(cè)試信號(hào)產(chǎn)生模塊，外靶實(shí)驗(yàn)情況下，輸入信號(hào)SⅠGN_ⅠN可以直接連接到算法模塊中，但在測(cè)試模式，向后級(jí)輸出的信號(hào)會(huì)替換為自定義的數(shù)值。Test_top模塊負(fù)責(zé)整個(gè)算法的實(shí)現(xiàn)，當(dāng)采集到一定時(shí)間滿足閾值的擊中數(shù)后，將處理好的數(shù)據(jù)信號(hào)Code_st向后級(jí)Tx_ctrl模塊發(fā)出，同時(shí)接受判斷從Rx_ctrl模塊發(fā)出的GT_OK信號(hào)是否為1，以此決定是否繼續(xù)向前端電子學(xué)和DAQ發(fā)出控制信號(hào)。Tx_ctrl模塊和Rx_ctrl模塊是光口發(fā)送數(shù)據(jù)和接收數(shù)據(jù)的處理模塊，由于總觸發(fā)系統(tǒng)的光口通信速率固定為800 Mbps，而子觸發(fā)系統(tǒng)的ⅠP核對(duì)時(shí)鐘的限制是最低80 MHz，故將子觸發(fā)系統(tǒng)的光口的速率配置為80 MHz×10 bit，而接收到總觸發(fā)信息的數(shù)據(jù)位是20 bit，所以這兩個(gè)模塊也是負(fù)責(zé)拼接和處理對(duì)齊的功能模塊。最后，系統(tǒng)中的其他模塊主要負(fù)責(zé)對(duì)信號(hào)進(jìn)行相應(yīng)的處理和判斷，如脈沖展寬模塊、跨時(shí)鐘域同步模塊、信號(hào)延時(shí)模塊等。

圖8 用戶邏輯模塊劃分圖Fig.8 The partition diagram of user logic module

3 觸發(fā)系統(tǒng)測(cè)試

3.1 子觸發(fā)系統(tǒng)光口模塊測(cè)試

高速串行數(shù)據(jù)傳輸中，利用示波器的余輝模式，在數(shù)據(jù)接收端對(duì)每一個(gè)碼元進(jìn)行掃描，調(diào)整示波器水平掃描周期使其與接收碼元周期同步，這時(shí)所有的碼元波形將重疊在一起，形成眼圖。眼圖中同時(shí)包含了高速串行信號(hào)的時(shí)間和幅度信息，是信號(hào)傳輸質(zhì)量的最直觀反映。通過(guò)眼圖測(cè)試，可以評(píng)估串行數(shù)據(jù)傳輸中抖動(dòng)及噪聲造成的影響［15-16］?！把劬Α睆堥_(kāi)的大小反映了系統(tǒng)的碼間串?dāng)_，張開(kāi)越小，說(shuō)明碼間干擾越大。當(dāng)傳輸系統(tǒng)受到噪聲的影響時(shí)，信號(hào)的幅度會(huì)變化，“眼皮”會(huì)變厚，眼圖的跡線會(huì)變得雜亂，噪聲越大，跡線越寬，越模糊。同時(shí)通過(guò)眼圖可以測(cè)量抖動(dòng)，抖動(dòng)是數(shù)據(jù)碼元發(fā)生變化的實(shí)際位置與理想位置的時(shí)間偏差，是信號(hào)的水平波動(dòng)，會(huì)隨數(shù)據(jù)速率提高而增加，造成誤碼［17］。

眼圖測(cè)試中，采用采樣率為5 GHz的示波器，帶寬為1.0 GHz的差分探頭對(duì)發(fā)送端差分信號(hào)的兩端進(jìn)行測(cè)量。結(jié)果如圖9所示。從圖9中可以看出，橫坐標(biāo)每格表示500 ps，而每個(gè)碼元大約占了2.5格，即1.25 ns，而串行數(shù)據(jù)率為800 Mbps，兩者匹配。而且電平1和0比較平滑，表明信號(hào)噪聲較小。眼圖的交叉點(diǎn)聚集在門(mén)限電平出，整體輪廓比較清晰，眼睛睜開(kāi)的比較大，表明碼間串?dāng)_較小。抖動(dòng)的測(cè)試結(jié)果如圖10所示，抖動(dòng)即PK-PK值為41.340 ps，滿足協(xié)議規(guī)范［18］，表明抖動(dòng)性能合格。

圖9 光纖通道眼圖測(cè)試結(jié)果Fig.9 The test results of fiber channel eye diagram

圖10 抖動(dòng)測(cè)試結(jié)果Fig.10 The test results of Jitter

3.2 子觸發(fā)系統(tǒng)以太網(wǎng)模塊測(cè)試

采用windows的ping指令進(jìn)行以太網(wǎng)的測(cè)試，結(jié)果如圖11所示，說(shuō)明以太網(wǎng)已接通，且測(cè)試30 min，沒(méi)有出現(xiàn)丟包。

3.3 觸發(fā)系統(tǒng)聯(lián)調(diào)測(cè)試

為測(cè)試子觸發(fā)系統(tǒng)的可行性，將其與總觸發(fā)系統(tǒng)進(jìn)行了聯(lián)調(diào)測(cè)試，其中總觸發(fā)選用集成Xilinx7系列FPGA芯片XC7A100T［14］。

圖11 以太網(wǎng)測(cè)試結(jié)果Fig.11 The test results of ethernet

通信過(guò)程中，用Microsemi嵌入式分析儀Ⅰdentify對(duì)子觸發(fā)信號(hào)進(jìn)行抓取對(duì)信號(hào)進(jìn)行實(shí)時(shí)檢測(cè)，如圖12所示?？梢钥闯鲎佑|發(fā)向總觸發(fā)發(fā)送的數(shù)據(jù)TX_DATA一般情況下是BCBC，但當(dāng)開(kāi)窗時(shí)間（event time）內(nèi)擊中總數(shù)大于閾值之后開(kāi)始發(fā)送擊中數(shù)16’h4018，因?yàn)榧拇嫫鱰est_io_reg此時(shí)為測(cè)試模式，即設(shè)置為5’b10111，最高位表示開(kāi)啟測(cè)試模式低四位為擊中數(shù)，根據(jù)Ⅰnput_signal_gen模塊的設(shè)計(jì)，總擊中數(shù)為（1的個(gè)數(shù)×8），所以16’h4018是正確的。Hold_out信號(hào)剛開(kāi)始是0，當(dāng)擊中條件和Hold_delay滿足后，Hold_out信號(hào)開(kāi)始發(fā)生變化，最終統(tǒng)一給出1表示將前端電子學(xué)的通道全部保持住。之后daq_start信號(hào)變成高電平表示DAQ開(kāi)始對(duì)前端電子學(xué)的信號(hào)進(jìn)行采集，等到daq_done信號(hào)為1后，開(kāi)始下一個(gè)周期。此結(jié)果代表光口通信結(jié)果正確。

圖12 Ⅰdentify抓取子觸發(fā)系統(tǒng)通信波形Fig.12 Communication waveform of the sub-trigger system captured byⅠdentify analyzer

如圖13所示，當(dāng)改變寄存器的值時(shí)，執(zhí)行命令使test_io_reg為5’b10011，這時(shí)測(cè)試模式下發(fā)送的擊中數(shù)變成了16’h4010。再次抓取波形，接收到的數(shù)據(jù)為相應(yīng)的16’h4010，表示以太網(wǎng)通信結(jié)果正確。

圖13 Ⅰdentify重新抓取子觸發(fā)系統(tǒng)通信波形Fig.13 Re-captured communication waveform of the subtrigger system byⅠdentify analyzer

4 總結(jié)

本文實(shí)現(xiàn)的是目標(biāo)觸發(fā)判選電子學(xué)系統(tǒng)，在總的系統(tǒng)中屬于子觸發(fā)判選系統(tǒng)。實(shí)現(xiàn)的平臺(tái)是Microsemi公司的SmartFusion2系列的M2S090TFGG484芯片?；谶@款芯片的特點(diǎn)，我們?cè)趯?shí)現(xiàn)方案中，以Cortex-M3處理器為核心，結(jié)合以太網(wǎng)來(lái)實(shí)現(xiàn)與上位機(jī)的交互；使用光口作為與總觸發(fā)板的數(shù)據(jù)傳輸以及控制命令傳輸接口。此外，為了滿足在不同的應(yīng)用場(chǎng)景下不同用戶的需求，我們使用框架化模塊化的設(shè)計(jì)方法，特地預(yù)留出可以定制的FPGA用戶邏輯部分，同時(shí)提供易于修改的配置單元和配置接口，讓用戶在最短的時(shí)間內(nèi)完成系統(tǒng)框架的修改。綜上，基于這個(gè)框架的子觸發(fā)判選系統(tǒng)，經(jīng)實(shí)驗(yàn)室測(cè)試，能最大化地滿足用戶的User logic的重新配置需求以及很好地解決與探測(cè)器和總觸發(fā)判選系統(tǒng)之間的交互問(wèn)題，即滿足HⅠRFL-CSR外靶實(shí)驗(yàn)的需求，接下來(lái)等待束流進(jìn)行外靶終端現(xiàn)場(chǎng)測(cè)試。