一種基于ADF4360-9和FPGA的合成時(shí)鐘源設(shè)計(jì)

陳楊夢(mèng)， 張偉昆,2

(1.桂林電子科技大學(xué) 電子工程與自動(dòng)化學(xué)院，廣西 桂林 541004；2.中國(guó)人民解放軍91872部隊(duì))

在電子系統(tǒng)相關(guān)領(lǐng)域，時(shí)鐘系統(tǒng)至關(guān)重要，是電子系統(tǒng)的脈搏，諸如電路系統(tǒng)、雷達(dá)系統(tǒng)、通訊系統(tǒng)等電子信息系統(tǒng)對(duì)時(shí)鐘有嚴(yán)格的低相位噪聲要求[1]，但直接制造低相位噪聲的晶振難以實(shí)現(xiàn)。針對(duì)這一問(wèn)題，設(shè)計(jì)了一種合成時(shí)鐘源，即利用FPGA技術(shù)，結(jié)合外圍硬件電路，控制時(shí)鐘芯片的輸出[2]，產(chǎn)生穩(wěn)定的時(shí)鐘源。在該時(shí)鐘源合成技術(shù)中，鎖相環(huán)是基礎(chǔ)，它是一種典型的反饋控制電路，可以抑制噪聲和大大降低雜散干擾，而電荷泵鎖相環(huán)是它的一種結(jié)構(gòu)，易于集成和追蹤，且捕獲范圍廣。該合成時(shí)鐘源制作相對(duì)簡(jiǎn)單，穩(wěn)定度高，電路功耗低，成本和性能均遠(yuǎn)優(yōu)于直接制造晶振。

1 ADF4360-9時(shí)鐘芯片及工作原理介紹

1.1 芯片內(nèi)部結(jié)構(gòu)

ADF4360-9時(shí)鐘芯片集成了壓控振蕩器和整數(shù)N分頻器，VCO的輸出頻率范圍為65～400 MHz，其中DIVOUT引腳輸出VCO被分頻后的COMS時(shí)鐘，分頻系數(shù)范圍為2～31，VCO分頻后的頻率還可以再分頻，MCU經(jīng)由簡(jiǎn)單3線SPI接口控制全部片上寄存器。該時(shí)鐘芯片內(nèi)部包括24位的R寄存器、N寄存器、控制寄存器、鑒頻鑒相器、壓控振蕩器和電荷泵，其內(nèi)部功能框圖如圖1所示。

圖1 ADF4360-9內(nèi)部功能框圖

1.2 工作原理

將ADF4360-9的參考輸入引腳接入源晶振，以提供外部輸入時(shí)鐘[3]，并在CP引腳和VTUNE引腳之間設(shè)計(jì)一個(gè)環(huán)路濾波器。外部輸入時(shí)鐘被14位R計(jì)數(shù)器分頻，以獲取進(jìn)入相位頻率檢測(cè)器的參考時(shí)鐘FPFD，由18位N分頻器得到的反饋頻率也進(jìn)入相位頻率檢測(cè)，頻鑒相器對(duì)比2個(gè)信號(hào)的相位與頻率差，并在電荷泵啟用時(shí)產(chǎn)生控制信號(hào)到電荷泵的輸入端，CP引腳產(chǎn)生Icp到環(huán)路濾波器電路的輸入端，環(huán)路濾波器產(chǎn)生控制電壓驅(qū)動(dòng)內(nèi)部VCO，使得參考時(shí)鐘FPFD與從N分頻器出來(lái)的信號(hào)同頻同相,VCO頻率輸出為FPFD的N整數(shù)倍。該過(guò)程如圖2所示[3-5]。

圖2 時(shí)鐘芯片的工作原理圖

2 系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

本時(shí)鐘源的設(shè)計(jì)包括硬件和軟件2個(gè)部分，硬件部分由FPGA和ADF4360-9及外圍電路構(gòu)成，軟件部分用Verilog硬件描述語(yǔ)言編程，通過(guò)FPGA將配置好的寄存器數(shù)據(jù)寫(xiě)入ADF4360-9時(shí)鐘芯片，并編寫(xiě)testbench程序進(jìn)行仿真，驗(yàn)證程序是否正確。系統(tǒng)框圖如圖3所示[6]，電源電路如圖4所示，ADF4360-9時(shí)鐘芯片電路圖如圖5所示。

圖3 系統(tǒng)框圖

圖4中電源電路的作用是給ADF4360-9芯片供電，電源電路是以精密的低壓差電壓穩(wěn)壓器ADP3300-3為中心，通過(guò)搭建外圍電路來(lái)實(shí)現(xiàn)。因ADF4360-9具有數(shù)字電源(DVDD)、模擬電源(AVDD)和VVCO電源接口，所以分2路電源對(duì)其進(jìn)行供電，一路對(duì)DVDD和AVDD進(jìn)行供電，一路對(duì)VVCO進(jìn)行供電。此外，ADF4360-9芯片還有數(shù)字地和模擬地。為了減少數(shù)字部分對(duì)模擬部分的干擾，DVDD與AVDD之間用0 Ω的電阻連接，0 Ω電阻相當(dāng)于及其窄小的電流通道，一定程度上可以抑制環(huán)路電流，減弱噪聲。

3 參數(shù)的確定

本時(shí)鐘源需要確定的參數(shù)包括外部電感、環(huán)路濾波器參數(shù)、ADF4360-9芯片的3個(gè)片上鎖存器數(shù)據(jù)。

圖4 電源電路

圖5 ADF4360-9芯片電路圖

3.1 外部電感值的確定

ADF4360-9芯片的VCO頻率由外部電感值確定，且VCO頻率與電感的關(guān)系為：

(1)

其中：fo為VCO頻率；Lext為外部電感。因本系統(tǒng)需要150 MHz的CMOS頻率，故利用DIVOUT引腳輸出VCO的2分頻頻率，即VCO頻率為300 MHz，經(jīng)計(jì)算得到電感為27.7 nH。此外，需特別注意的是，所用的電感必須是高Q值的線繞式電感，才能起振。系統(tǒng)中采用的是Coilcraft 0805CS系列的RF電感，PCB布線時(shí)，2個(gè)電感要左豎右橫垂直放置，避免互感。此外，電感到時(shí)鐘芯片和到接地面的走線在允許的范圍內(nèi)要盡可能地短。

3.2 環(huán)路濾波器設(shè)計(jì)

本系統(tǒng)設(shè)計(jì)的是三階無(wú)源環(huán)路濾波器[7]，且鑒相頻率FPFD設(shè)置為1 MHz，環(huán)路濾波器帶寬一般設(shè)置為FPFD的1/10～1/20，本系統(tǒng)設(shè)置為FPFD的1/20，即50 kHz，相位裕量設(shè)置為45°，根據(jù)ADI官方網(wǎng)站的ADIsimPLL軟件仿真得到環(huán)路濾波器的參數(shù)，分別為C1=151 pF，C2=2.06 nF，R1=5.42 kΩ，R2=11.1 kΩ，C3=69 pF，考慮實(shí)際電阻電容標(biāo)稱(chēng)值，通過(guò)不斷地修改、焊接、測(cè)試，最終確定的環(huán)路濾波器參數(shù)為C1=150 pF，C2=2.2 nF，R1=5.6 kΩ，R2=12 kΩ，C3=56 pF。環(huán)路濾波器電路如圖6所示。

圖6 環(huán)路濾波器電路

3.3 寄存器數(shù)據(jù)的確定

需要寫(xiě)入ADF4360-9芯片中的數(shù)據(jù)依次是計(jì)數(shù)鎖存器R的值、控制鎖存器的值、計(jì)數(shù)鎖存器N的值。在鎖存器R中，第2～15位用來(lái)設(shè)置計(jì)數(shù)器分頻比，分頻范圍為1(00…001)～16383(111…111)，參考圖2，由于本系統(tǒng)設(shè)置的FPFD為1 MHz，外部輸入時(shí)鐘為FREFIN=20 MHz，則分頻比為FREFIN/FPFD=20。VCO頻率的另一計(jì)算方法為：

FVCO=BFREFIN/R。

(2)

其中：FVCO為VCO頻率；B為N計(jì)數(shù)鎖存器中13位計(jì)數(shù)器的分頻比為3～8191；FREFIN為輸入的外部頻率20 MHz，由式(2)計(jì)算得出B的值為300。根據(jù)ADF4360-9芯片手冊(cè)中給出的3種鎖存器的結(jié)構(gòu)，確定每位的數(shù)據(jù)，3個(gè)鎖存器的最低2位決定是否被編程，如10表示R計(jì)數(shù)器被編程，00表示控制鎖存器被編程，01表示N計(jì)數(shù)器被編程。在控制鎖存器中，第5～7位對(duì)DIVOUT輸出模式進(jìn)行控制，可以設(shè)置DVDD輸出、GND輸出、R分頻輸出、N分頻輸出和A分頻輸出等，可用來(lái)測(cè)試電路以及程序是否正確，第12～13位用來(lái)設(shè)置輸出功率，本系統(tǒng)設(shè)置的輸出功率為0 dB。在N計(jì)數(shù)鎖存器中，第2～6位用來(lái)設(shè)置VCO的分頻頻率，本系統(tǒng)是在DIVOUT輸出VCO的2分頻，第8～20位對(duì)B計(jì)數(shù)器編程，分頻范圍為3(00…0011)～8091(11…111)，由于計(jì)算得到的B值為300，設(shè)置分頻比為300。最后得到的寄存器數(shù)據(jù)如表1所示。

表1 寄存器數(shù)據(jù)

4 軟件控制

該時(shí)鐘源使用FPGA作為控制器，并用Verilog HDL語(yǔ)言編程。將ADF4360-9芯片的CLK、DATA、LE引腳分別與FPGA的3個(gè)I/O接口連接。其中：CLK為時(shí)鐘引腳；DATA為數(shù)據(jù)引腳；LE為使能引腳。表2為時(shí)序參數(shù)，圖7為配置時(shí)序圖。從圖7可看出，在每個(gè)時(shí)鐘的上升沿，數(shù)據(jù)從最高位到最低位寫(xiě)入24位移位寄存器，當(dāng)24位數(shù)據(jù)被寫(xiě)完時(shí)，LE拉高，此時(shí)將不能再繼續(xù)發(fā)送數(shù)據(jù)，同時(shí)將存儲(chǔ)在24位移位寄存器中的數(shù)據(jù)鎖存到相應(yīng)的寄存器中。上電后，ADF4360-9的編程順序?yàn)椋合劝l(fā)送R計(jì)數(shù)鎖存器的值，再發(fā)送控制鎖存器的值，最后發(fā)送N計(jì)數(shù)鎖存器的值。在控制鎖存器和N計(jì)數(shù)鎖存器之間必須添加時(shí)間間隔，這個(gè)時(shí)間隔要大于等于15 ms,這期間ADF4360-9在上電初始化中進(jìn)行短暫的動(dòng)作設(shè)置，使該芯片能夠準(zhǔn)確地鎖定到設(shè)定的VCO頻率上。

表2 參數(shù)說(shuō)明

圖7 配置時(shí)序圖

程序設(shè)計(jì)了A、B兩個(gè)狀態(tài)機(jī)，狀態(tài)機(jī)A用來(lái)發(fā)送寄存器數(shù)據(jù)，每發(fā)完一個(gè)數(shù)據(jù)后，會(huì)向狀態(tài)機(jī)B發(fā)送enable_i=1指令，狀態(tài)機(jī)B接收到指令后，從高位到低位依次發(fā)送24 bit數(shù)據(jù)，數(shù)據(jù)全部發(fā)送完后，向狀態(tài)機(jī)A發(fā)送busy_o=0指令，狀態(tài)機(jī)A接收到指令后，發(fā)送下一個(gè)數(shù)據(jù)。程序流程圖如圖8所示。

圖8 程序流程圖

編寫(xiě)testbench文件，利用ModelSim軟件對(duì)時(shí)序進(jìn)行仿真，以驗(yàn)證程序及時(shí)序的正確性。由于發(fā)送的第2個(gè)數(shù)據(jù)與第3個(gè)數(shù)據(jù)之間有大于15 ms的延時(shí)，本設(shè)計(jì)延時(shí)30 ms。由于延時(shí)時(shí)間較長(zhǎng)，在ModelSim軟件同一界面中不能同時(shí)觀察到3個(gè)數(shù)據(jù)。圖9為延時(shí)30 ms之前的數(shù)據(jù)，圖10為延時(shí)30 ms之后的數(shù)據(jù)。從圖10可看出，發(fā)送完第2個(gè)數(shù)據(jù)后，延時(shí)到30 008 000 ns時(shí)開(kāi)始發(fā)送第3個(gè)數(shù)據(jù)，且從圖9、圖10可看出，時(shí)序參數(shù)滿足要求。

圖9 延時(shí)30 ms前的數(shù)據(jù)

圖10 延時(shí)30 ms后的數(shù)據(jù)

5 結(jié)果分析

5.1 DIVOUT引腳測(cè)試

對(duì)ADF4360-9的DIVOUT引腳編程，驗(yàn)證電路是否正確及數(shù)據(jù)是否寫(xiě)入芯片內(nèi)部。將DIVOUT的引腳設(shè)置為R分頻輸出。由于本系統(tǒng)設(shè)定的鑒相頻率FPFD為1 MHz，通過(guò)配置寄存器，設(shè)置DIVOUT為R分頻輸出，則輸出波形為梳狀脈沖，且頻率為1 MHz。測(cè)得R分頻輸出波形如圖11所示。

圖11 R分頻輸出波形

5.2 相噪測(cè)量

用ADI公司的仿真軟件ADIsimPLL對(duì)ADF4360-9鎖相環(huán)芯片進(jìn)行VCO頻率為300 MHz，DIVOUT輸出為150 MHz的仿真，得到系統(tǒng)的相位噪聲如表3所示。從表3可看出,總相位噪聲在偏離中心頻率10 kHz時(shí)為-84.7 dBc/Hz，在偏離中心頻率100 kHz時(shí)為-92.2 dBc/Hz。

表3 相位噪聲表 dBc/Hz

由于實(shí)驗(yàn)室的頻譜分析儀無(wú)法直接測(cè)出相噪，只能測(cè)出噪聲電平，需要通過(guò)換算才能得出相噪，圖12為偏離中心頻率10 kHz時(shí)的噪聲電平，圖13為偏離中心頻率100 kHz時(shí)的噪聲電平。經(jīng)換算后，偏離中心頻率10 kHz時(shí)的系統(tǒng)相噪為-85.20 dBc/Hz，偏離中心頻率100 kHz時(shí)的系統(tǒng)相噪為-86.62 dBc/Hz[8]。

圖12 偏離中心頻率10 kHz時(shí)噪聲電平

圖13 偏離中心頻率100 kHz時(shí)噪聲電平

將仿真數(shù)據(jù)與測(cè)試結(jié)果進(jìn)行比較可知，相位噪聲基本一致，表明該時(shí)鐘器性能穩(wěn)定。

6 結(jié)束語(yǔ)

應(yīng)用ADF4360-9芯片和FPGA設(shè)計(jì)了一種時(shí)鐘源。本時(shí)鐘源能輸出最高頻率為150 MHz的高頻時(shí)鐘，且低噪聲、低抖動(dòng)、低成本，易于維護(hù)，控制器通過(guò)改變控制字能夠得到需要的時(shí)鐘，移植性強(qiáng)。本時(shí)鐘可通過(guò)接口與模數(shù)/數(shù)模轉(zhuǎn)換器結(jié)合構(gòu)成測(cè)試測(cè)量?jī)x器設(shè)備，還可為有線電視設(shè)備、無(wú)線局域網(wǎng)等提供低抖動(dòng)、低噪聲的高頻時(shí)鐘，在電子信息領(lǐng)域的各行各業(yè)具有較強(qiáng)的應(yīng)用價(jià)值。