集成電路版圖設計技巧分析與研究

摘要：文章以提高集成電路版圖設計能力與效率為目的，首先介紹了版圖設計的根本原則以及設計方法存在的優(yōu)缺點，其次闡述了集成電路版圖設計流程，并且著重分析了設計技巧，重點在于如何更加高效的完成集成電路版圖設計，為后續(xù)版圖數(shù)據(jù)tape-out奠定基礎(chǔ)。

關(guān)鍵詞：集成電路版圖；版圖設計；設計技巧

信息技術(shù)的發(fā)展推動了集成電路設計水平的提升，由于芯片面積和工藝尺寸的不斷減小，使集成電路版圖設計技巧方面面臨非常嚴格的要求。設計人員必須要對電路形式、參數(shù)設置以及應用場景等進行充分考慮，才能夠滿足設計需求。但是版圖工程師在進行集成電路版圖設計的過程中，經(jīng)常會面臨一些問題，影響芯片的功能與性能。為了保證集成電路版圖設計的正確性和準確性，文章重點圍繞設計技巧展開論述。

1 版圖設計根本原則

作為電路的設計人員，必須保證電路設計環(huán)節(jié)的緊湊型，以更快的效率完成產(chǎn)品設計。版圖設計主要涉及到幾種不同的設計方式：如果以自動化程度為依據(jù)，版圖設計分為人工設計、自動布局布線兩種；如果以布局模塊限制為依據(jù)，版圖設計有全定制、半定制這兩種類型[1]。通常正式開始版圖設計前，設計人員必須了解所使用的工藝文件及設計規(guī)則，將其作為設計的參考依據(jù)。明確設計規(guī)則期間，要對掩膜對準以及非線性等因素進行全面考慮。設計規(guī)則規(guī)定了各種圖形所要滿足的要求，然而各個企業(yè)所使用的工藝及設計規(guī)則存在很大差異，因此要解決這一問題，需要應用高級CAD工具，兼容各種工藝，便于設計版圖。自然其中也存在一些缺點，比如線性度的應用范圍受限等，這些都對集成電路版圖設計造成限制。

2 集成電路版圖設計技巧

2.1 整體規(guī)劃設計

針對集成電路版圖設計，其中最為重要的就是整體設計（即top設計），直接關(guān)系到所有block所在位置以及布局布線。整體布局設計方法和成型電路圖相似度非常高，按照模塊面積進行適當?shù)恼{(diào)整，將其進行有效拼湊。這里提到的布局，主要是指將已經(jīng)完成設計的功能模塊與芯片限定面積相結(jié)合，按照位置進行合理規(guī)劃，使各個單元與設計尺寸能夠得到規(guī)劃設計，并且保證模塊、單元位置的準確性，同時這也是確保芯片面積最小化的關(guān)鍵點。整體設計中包括焊盤設計，有利于實現(xiàn)電路信號與外圍封裝的有效連接。所以，整體設計時必須要充分考慮模塊設計以及焊盤布局這兩個因素[2]?，F(xiàn)如今應用比較普遍的集成電路版圖設計工具包括以下幾種：Cadence、Synopsys、Mentor Graphics，其中Cadence性能最佳，重點體現(xiàn)在電路版圖設計以及自動布局布線等方面，同時也為集成電路版圖設計驗證及仿真提供了條件。

2.2 分層設計

分層設計是以整體設計為前提進行的模塊化設計工作，所以必須要全面掌握整體電路設計，才能夠更好的開展模塊設計。第一，立足于整體設計，針對集成電路內(nèi)所有模塊以及元器件進行有效設計；第二，設計期間需要將集成電路劃分為不同的單元，對于所有單元以及模塊接口進行分層設計，為版圖的整體設計奠定基礎(chǔ)。布線過程中一般會對布線復雜性進行考慮，使用總體布線、詳細布線這一模式。其中總體布線時，要將線網(wǎng)放置在適當?shù)膮^(qū)域范圍，如此才能夠保證布通率；詳細布線是以總體布線為前提，作用在于明確連線位置。使用分步布線這一形式可以解決局部擁擠的問題，將布線步驟加以簡化，提升布線成功率。

2.3 版圖驗證與優(yōu)化

集成電路版圖驗證流程如下：第一，DRC驗證。利用設計規(guī)則對每層圖形逐一進行檢查，標記發(fā)現(xiàn)的錯誤，并且對每項錯誤及位置進行明確的解釋，然后根據(jù)錯誤提示逐一修改錯誤的地方，使版圖設計全部滿足物理設計規(guī)則的要求，DRC是個反復的過程，需要不斷的修改檢查驗證；第二，詳細檢查版圖中的開路與短路等現(xiàn)象，及時解決問題，并且將其控制在最短連接通路內(nèi)；第三，LVS驗證。由電路導出網(wǎng)表，通過對所有版圖中器件及連接關(guān)系與電路原理圖的比對，針對其中存在的不同及時修改，保證版圖與電路設計的一致性；第四，通過對版圖的分析進行深入修改，重點對連接情況以及最終結(jié)果進行檢查，確保連接正確的同時，也要保證結(jié)果的準確性。之后針對版圖與電路圖進行深入分析，每次版圖進行修改之后都要重新完成DRC，LVS等一系列工作；第五，檢查版圖面積是否最小最優(yōu)化，提升運行速度，并且對電路性能進行優(yōu)化，將電路延時信息、網(wǎng)表等提取出來進行驗證。在一般的工藝中還要求對設計的版圖進行ERC，antenna，soft connect check等的檢查，個別特殊的高壓工藝中可能還存在針對某一個特殊器件的DRC等檢查。在所有的驗證工作完成之后就基本完成了版圖設計工作。

集成電路版圖設計需要持續(xù)優(yōu)化，優(yōu)化是個無止境和權(quán)衡取舍的過程。所以，為了選擇最適合的設計方法，必須要反復檢查版圖設計總體布線以及布局，保證版圖設計質(zhì)量。版圖設計所有流程中，后續(xù)步驟都是以之前步驟結(jié)論作為依據(jù)。鑒于此前的布局設計過程中，必須對之后環(huán)節(jié)布局設計進行充分考慮，確保所有環(huán)節(jié)布局設計相統(tǒng)一，同時各個環(huán)節(jié)之間互相影響。針對版圖設計展開全面考慮以及全盤優(yōu)化，如此才能夠保證布局效果。

2.4 版圖寄生參數(shù)提取

集成電路版圖設計完成之后，需要提取寄生參數(shù)，其中主要包含寄生電阻、寄生電感以及寄生電容。在版圖完成DRC和LVS驗證之后就可以提取寄生參數(shù)給電路設計工程師，進行版圖的后仿真。對于后仿出來的結(jié)果直接關(guān)系到電路的優(yōu)化設計和版圖的修改。最后對芯片版圖以及設計數(shù)據(jù)文件等進行確認，為后續(xù)環(huán)節(jié)奠定基礎(chǔ)[3]。

2.5 與IC設計工程師積極溝通

集成電路版圖設計期間，最重要的環(huán)節(jié)就是和IC設計工程師進行溝通，溝通體現(xiàn)在設計的每一個環(huán)節(jié)中。及時掌握電路工程師對于版圖設計的想法，確定工程師設計構(gòu)思，明確對版圖布局的側(cè)重點以及在進行版圖過程中需要注意隔離，匹配的地方，以減少版圖中的干擾噪聲等。如此才能夠豐富版圖設計要素，清楚設計師和工程師想法的不同之處以及沖突點，更加快速且高效的完成集成電路版圖設計。

結(jié)束語：

綜上所述，集成電路版圖設計是眾多設計方法中最具價值意義的一種，它要求在更小的面積內(nèi)放入更多的元器件，在完善功能的同時還要降低其功耗，可謂精益求精的一個過程。隨著集成電路行業(yè)的迅速發(fā)展，尤其是最近不斷向版圖設計中投入人力、物力等資源，研制新的版圖設計工藝，簡化設計操作的同時，緩解設計工程師的工作壓力，從而全面提高集成電路版圖設計效率?，F(xiàn)如今，電子技術(shù)得到廣泛普及，這會不斷推動整個行業(yè)的發(fā)展，今后集成電路版圖設計將迎來更加光明的未來。

參考文獻：

[1]黃瑩，王直杰.Calibre驗證在集成電路版圖設計中的應用[J].電腦編程技巧與維護，2015（23）：100-101+103.

[2]余菲，趙杰，陳樹楷.尺寸及版圖設計對集成電路差分放大器性能的影響[J].深圳職業(yè)技術(shù)學院學報，2015，14（05）：12-15+41.

[3]陳娟，竺興妹，段倩妮.面向三維集成電路版圖設計的EDA插件研究[J].電子器件，2015，38（04）：749-753.

作者簡介：楊志磊（1987.6--）；性別：男；籍貫：湖北武漢；學歷：本科；研究方向：集成電路版圖設計。