基于DDS+PLL混合頻率合成技術(shù)及噪聲分析

汪海燕

頻率合成技術(shù)是雷達(dá)信號源中的關(guān)鍵技術(shù)之一，頻率合成的主要方法：直接頻率合成、數(shù)字直接頻率合成（DDS）以及鎖相頻率合成（PLL）.其中，DDS合成技術(shù)優(yōu)點明顯：分辨率高、轉(zhuǎn)換時間快、輸出相位噪聲低.缺點也很明顯：輸出頻率低、雜散性能較差，會對它的應(yīng)用產(chǎn)生較大影響.PLL鎖相頻率合成，優(yōu)點在于頻譜質(zhì)量好、鎖定頻率高、帶寬寬等，不足之處有：置頻時間長、分辨率較低等.因此，理論上闡述，可以把DDS與PLL綜合在一起，取長補短，優(yōu)勢互補［1-2］，那么頻率合成可以在分辨率、相位噪聲、信號建立時間、輸出頻率等方面有所突破，取得滿意效果，非常有前景.相位噪聲是衡量頻率合成器短期頻率穩(wěn)定度的一個至關(guān)重要的參數(shù)，分析相噪及其影響因素，對合成器性能改善具有積極意義.

1 DDS+PLL組合系統(tǒng)

1.1 DDS直接數(shù)字頻率合成技術(shù)

DDS直接數(shù)字式頻率合成器基本原理框圖如下圖所示.由相位累加器、ROM、D/A和低通濾波器以及參考時鐘構(gòu)成.對每一個時鐘脈沖，頻率控制字決定相應(yīng)相碼，尋址ROM，得到不同幅度編碼，送入D/A輸出相應(yīng)階梯波，最終經(jīng)低通濾波輸出所需頻率信號［3］.即

圖1DDS原理圖

用DDS+PLL組成混合頻率合成器，有三種設(shè)計方法，下面分別闡述之.

1.2 DDS激勵PLL的頻率合成器

該方案用DDS直接數(shù)字頻率合成器輸出端信號，作為PLL倍頻的輸入信號，原理如圖2所示.

圖2 DDS激勵PLL的頻率合成器

此種設(shè)計方法的優(yōu)勢就是，從理論互補角度考慮，利用鑒相頻率高，增加PLL的轉(zhuǎn)變速度，同時因為DDS的高頻率分辨率，從而使得PLL輸出分辨率不會降低.另外PLL帶通濾波能夠?qū)DS的帶外雜散達(dá)到一定改善效果.從硬件角度考慮，此設(shè)計方法電路構(gòu)架簡潔，成本不高，控制簡單.因為PLL用于倍頻，則DDS輸出信號中，不論雜散部分，還是相位噪聲部分，都會出現(xiàn)成倍增加.因此N一般設(shè)定較小，比如取N＜10，來達(dá)到系統(tǒng)的噪聲性能的要求［4］.

1.3 環(huán)外混頻式頻率合成器

原理框架圖如圖3所示，此設(shè)計方法是把PLL輸出與DDS輸出混頻后，經(jīng)過濾波最終輸出頻率信號.

圖3 環(huán)外混頻式頻率合成器

信號頻率：

此設(shè)計方法中，DDS頻率分辨率高、跳變快，而且PLL能夠確保系統(tǒng)的工作頻率和帶寬.另外需要考慮帶寬頻率，使?jié)M足：BWDDS≥fCLK.此系統(tǒng)設(shè)計中，轉(zhuǎn)換頻率在BWDDS范圍內(nèi)，轉(zhuǎn)換時間通過DDS得到.反之，超出BWDDS范圍，則由PLL得到，所以在此設(shè)計方法中可以達(dá)到頻率轉(zhuǎn)換時間短、鑒相頻率高的效果，PLL與DDS輸出信號

的相位噪聲控制得較理想.

1.4 PLL內(nèi)插DDS的頻率合成器

此種設(shè)計方案如圖4所示，輸出頻率：fout=NfRef+fDDS，且fRef≤BWDDS.

在此設(shè)計中，因DDS頻率分辨率高，因而PLL能夠提升鑒相頻率fRef，加快PLL的頻率轉(zhuǎn)換時間.由于DDS的輸出頻率與PLL倍頻直接混頻，因此此設(shè)計相位噪聲優(yōu)良.設(shè)計中將本振fL與DDS混頻，提高DDS輸出頻率，也達(dá)到減小BPF2的設(shè)計難度的目的.同時因為增加了混頻環(huán)節(jié)，那么額外提升了硬件復(fù)雜度，同時由于寄生分量的存在也增加了調(diào)試結(jié)果的不確定性.

圖4 PLL內(nèi)插DDS的頻率合成器

最后，表1給出了直接數(shù)字頻率合成技術(shù)及混合頻率合成技術(shù)的性能比較.不同頻率合成器在性能方面各有特色，在實際設(shè)計使用中，應(yīng)用于不同具體情況［5］.

2 鎖相環(huán)相位噪聲分析

典型鎖相環(huán)路相位模型如圖5所示.

圖5 鎖相環(huán)相位噪聲模型

Δ?i(s)和Δ?nd(s)，都受到鑒相器的輸入相位噪聲影響，因此，兩者與輸出相位噪聲Δ?o(s)之比具有相同的傳輸函數(shù)：

表1 各頻率合成器的性能比較

其中Gop(s)環(huán)路開環(huán)增益，Kd為鑒相器的增益，Ko為VCO的增益.

因此，在確保Δ?i(s)、Δ?nd(s)小于VCO噪聲的前提下，環(huán)路帶寬最大.同時盡量提高參考頻率 fREF，以達(dá)到降低分頻次數(shù)的目的.

VC O的相位噪聲如下：

鑒相器和環(huán)路濾波器的噪聲電壓，在鑒相器之后的噪聲電壓VnPD(S)與VnLP(S)同時降低至1/Kd，因此兩者對輸出Δ?o(s)之比傳輸函數(shù)有以下表達(dá)式：

除了上述要求，使其在輸出端的影響有限，還要確保鑒相增益Kd盡量大，這與對1/Gop(s)的要求有悖.考慮到系統(tǒng)中參數(shù)相互影響、關(guān)聯(lián)，當(dāng)遇到實際具體情況時，綜合考慮系統(tǒng)參數(shù)，總體分析給出折衷方案［6］.

VCO噪聲電壓VVCO(s)在VCO的輸入端和帶寬給定前提下，VVCO(s)正比于Ko，傳輸函數(shù)：

在闡述完不同噪聲的影響下，總輸出噪聲即

式（9）考慮了各個噪聲源的影響，其中主體影響因素有：鑒相器的輸入噪聲，鑒相增益Kd，VCO噪聲和增益Ko［6］.

綜上，鎖相環(huán)系統(tǒng)中對輸出頻率的制約因素涉及很多，估算帶內(nèi)總相位噪聲表達(dá)式如下.

其中PNtotal為總相位噪聲，PNfloor為相位噪聲基底，由電路本身參數(shù)所決定，鎖相環(huán)和參考頻率不變的情況，其為常數(shù).其余兩項分別與反饋分頻比和鑒相頻率有關(guān).

3 結(jié)束語

本文介紹了DDS+PLL混合頻率合成技術(shù)的特點，給出三種混合頻率合成器的組合方案，并與直接數(shù)字頻率合成技術(shù)（DDS）等一并進行特點比較，指出其不同適用場合.對PLL相位噪聲進行分析得出以下結(jié)果：

（1）增大環(huán)路帶寬提高參考頻率 fREF，以達(dá)到降低分頻次數(shù).

（2）環(huán)路總輸出噪聲，影響因素很多，但主要影響因素有：鑒相器的輸入噪聲，鑒相增益Kd，VCO噪聲和增益Ko.

（3）估算鎖相環(huán)系統(tǒng)的帶內(nèi)總相位噪聲表達(dá)式：PNtotal=PNfloor+20lgN+10lgfPFD.