基于FPGA的壓電傳感器信號采集系統(tǒng)設(shè)計

西安石油大學(xué)電子工程學(xué)院 王炳友 邢亞敏 陳陽正 李玉鳳 朱清溪 羅紫薇

壓電地震檢波器是壓電傳感器一種典型的應(yīng)用實例，由于壓電傳感器測頻范圍寬、工作可靠、體積小、重量輕、結(jié)構(gòu)簡單等諸多優(yōu)點，其在自然資源勘探中得到廣泛應(yīng)用。壓電傳感器輸出信號經(jīng)預(yù)處理電路后，轉(zhuǎn)換為連續(xù)的電壓信號。FPGA以其高速、并行、現(xiàn)場可編程等特點主要應(yīng)用于通信領(lǐng)域的高速通信協(xié)議接口的開發(fā)以及硬件算法加速器的開發(fā)。當(dāng)然現(xiàn)在國外已有將 FPGA用于金融數(shù)據(jù)分析和醫(yī)療數(shù)據(jù)分析，尚不普遍，依然處于探索階段。目前多數(shù)的信號采集系統(tǒng)采用微處理器作為主控芯片以執(zhí)行指令的方式來控制外設(shè)，串行的完成一系列操作,如果程序在運行過程中出現(xiàn)故障，將無法執(zhí)行。再有利用FPGA芯片，借助EDA開發(fā)工具定制的硬件電路，相比軟件執(zhí)行，前者具有更好的實時性。本文采用ALTERA公司的EP4CE10芯片完成數(shù)據(jù)采集系統(tǒng)驅(qū)動電路的硬件描述，使其具有更好的實時性。

1 數(shù)據(jù)采集系統(tǒng)需求分析

壓電傳感器固有頻率高，高頻響應(yīng)好，可達幾千赫茲至十幾千赫茲[1]。通過EDA工具進行時序，然后優(yōu)化布線，可以輕松達到所需運行頻率。ADC為TI公司的TLC549，這是一款8位的模數(shù)轉(zhuǎn)換器，最大轉(zhuǎn)換周期為17us，每秒可執(zhí)行的數(shù)據(jù)訪問和轉(zhuǎn)換周期數(shù)為4萬；采樣后的數(shù)據(jù)采用均值濾波器濾波，可有效提高信號的信噪比；液晶控制驅(qū)動芯片為SSD 1289，最大可驅(qū)動分辨率為240*320的 26.2萬色RGB液晶TFT面板。

2 數(shù)據(jù)采集系統(tǒng)硬件驅(qū)動電路描述

2.1 ADC驅(qū)動電路描述

根據(jù)TLC549的芯片核心時序圖，我們建立了AD的可綜合的驅(qū)動電路模型，建模思想是根據(jù)時序圖中的時間延時，從而確定該模型中計數(shù)器的個數(shù)，然后依據(jù)時序圖將片選信號線拉低或拉高并延時，便可以完成該狀態(tài)轉(zhuǎn)移模型的描述，如圖1所示。

2.2 均值濾波硬件電路描述

為了提高信號的信噪比，更好的還原真實信號，采用均值濾波器對采樣信號進行濾波。模塊設(shè)計時，為使模塊接口簡潔，故采用了移位寄存的思路。模塊圖如2所示，RTL級視圖如圖3所示。

2.3 LCD驅(qū)動電路描述

在建立的電路模型如圖4所示，按照8080的時序去編寫狀態(tài)轉(zhuǎn)移模型。主要步驟如下：

寫地址：

（1）CS拉低，WR拉低，RS拉低，發(fā)送16位數(shù)據(jù)，RD保持為高電平。

（2）CS拉高，WR拉高，RS拉高，RD保持為高電平。

寫數(shù)據(jù)：

（1）CS拉低，WR拉低，RS拉高，發(fā)送16位數(shù)據(jù)，RD保持為高電平。

（2）CS拉高，WR拉高，RS拉高，RD保持為高電平。

圖1

圖2

圖3

圖4

3 模塊功能分析及系統(tǒng)搭建

數(shù)據(jù)的位寬已通過拼接在模塊的內(nèi)部進行了拼接處理，模塊對應(yīng)端口可以直接進行連接。系統(tǒng)的總體例化程序的部分如下，在此也建議在以后的應(yīng)用開發(fā)中，模塊例化采取端口映射的方式，

而不采用位置映射，尤其在團隊項目開發(fā)中這一點更為重要。

4 設(shè)計總結(jié)

從實際的需求出發(fā)，結(jié)合EP4CE10芯片的內(nèi)部資源，參照TLC549以及SSD1289的數(shù)據(jù)手冊，編寫各模塊的硬件驅(qū)動，后用頂層文件進行模塊的例化。其中為了提高信號的信噪比，在AD模塊與LCD模塊之間加入了 均值濾波電路，均值濾波電路綜合后的RTL視圖如圖2.2.2所示。將綜合仿真后的頂層文件下載到FPGA芯片后，在其內(nèi)部就會形成這些功能模塊，在運行期間沒有任何程序運行，因此可以很好地提高系統(tǒng)的實時性。

[1]王煜東,劉篤東.傳感器應(yīng)用技術(shù)[M].西安:西安電子科技大學(xué)出版社,2006.

[2]夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計教程[M].北京:北京航空航天大學(xué)出版社,2008.

[3]Uwe Meyer-Baese著.陳青華,等譯.數(shù)字信號處理的FPGA實現(xiàn)[M].北京:清華大學(xué)出版,2017.

[4]周潤景,姜攀.基于Quartus II的數(shù)字系統(tǒng)VerilogHDL設(shè)計實例詳解[M].北京:電子工業(yè)出版社,2014.

[5]孔昕,等.基于Verilog的有限狀態(tài)機的設(shè)計與優(yōu)化[J].微電子學(xué)與計算機,2010,2(27):180-183.