PCIe接口的BAC時(shí)統(tǒng)節(jié)點(diǎn)設(shè)計(jì)

(江蘇自動(dòng)化研究所，江蘇 連云港 222061)

PCIe接口的BAC時(shí)統(tǒng)節(jié)點(diǎn)設(shè)計(jì)

鄭波祥

(江蘇自動(dòng)化研究所，江蘇連云港222061)

針對(duì)BAC時(shí)統(tǒng)節(jié)點(diǎn)在PCIe計(jì)算機(jī)系統(tǒng)中的應(yīng)用，基于新型線性隔離和PCIe端點(diǎn)硬核應(yīng)用和BAC碼轉(zhuǎn)換解析，實(shí)現(xiàn)了一種BAC時(shí)統(tǒng)節(jié)點(diǎn)設(shè)計(jì);實(shí)現(xiàn)了該節(jié)點(diǎn)的總體電路設(shè)計(jì)，同時(shí)實(shí)現(xiàn)了BAC輸入信號(hào)的線性隔離電路、遲滯比較輸出BAC信號(hào)采樣點(diǎn)電路、BAC信號(hào)的A/D轉(zhuǎn)換采集電路、ALTERA FPGA的FIFO和PCIe端點(diǎn)硬核應(yīng)用設(shè)計(jì);基于FPGA實(shí)現(xiàn)的PCIe接口、FIFO和控制邏輯計(jì)以及實(shí)現(xiàn)的線性隔離，在簡化節(jié)點(diǎn)設(shè)計(jì)的同時(shí)，也大大提高了適用性。

BAC；時(shí)統(tǒng)；PCIe；線性隔離；FPGA

0 引言

在電子信息控制系統(tǒng)中，用于提供給各個(gè)任務(wù)節(jié)點(diǎn)的同步時(shí)間信息的時(shí)統(tǒng)設(shè)備應(yīng)用非常廣泛，時(shí)統(tǒng)的制式主要包括PPS、IRIG-BDC、IRIG-BAC等。在某些環(huán)境惡劣、傳輸可靠性要求高的特殊場合中，仍在廣泛使用BAC時(shí)統(tǒng)。由于BAC時(shí)統(tǒng)采用模擬正弦載波方式傳輸信息，作為任務(wù)節(jié)點(diǎn)的時(shí)統(tǒng)接收設(shè)備，需要完成信號(hào)隔離、數(shù)據(jù)采集、比較計(jì)算、存儲(chǔ)輸出等。在時(shí)統(tǒng)節(jié)點(diǎn)設(shè)計(jì)時(shí)，基于線性光隔離器件實(shí)現(xiàn)了信號(hào)隔離和比例功能，基于AD7610實(shí)現(xiàn)了數(shù)據(jù)采集，基于FPGA實(shí)現(xiàn)了比較計(jì)算等邏輯控制和運(yùn)算等，基于ALTERA的FPGA的FIFO的應(yīng)用設(shè)計(jì)[1]，實(shí)現(xiàn)了時(shí)間數(shù)據(jù)的存儲(chǔ)，特別是基于ALTERA的FPGA的PCIe端點(diǎn)設(shè)計(jì)方法，實(shí)現(xiàn)了X4的PCIe接口，并在FPGA內(nèi)部，通過AVALON總線的主端和從端配置設(shè)計(jì)，實(shí)現(xiàn)了PCIe接口對(duì)FIFO的訪問。同時(shí)，PCIe接口的實(shí)現(xiàn)，可以使該BAC時(shí)統(tǒng)設(shè)備能方便的應(yīng)用于目前主流的計(jì)算機(jī)系統(tǒng)中，且該時(shí)統(tǒng)設(shè)備組成簡單，可靠性高，大大提高了BAC時(shí)統(tǒng)設(shè)備的適用性。

1 電路組成

PCIe接口的BAC時(shí)統(tǒng)節(jié)點(diǎn)設(shè)計(jì)組成包括基于HCNR201的模擬信號(hào)線性隔離電路[2]，基于LM339的比較輸出采集觸發(fā)沿信號(hào)電路，基于AD7610的雙極性信號(hào)模數(shù)轉(zhuǎn)換電路，適配5 V邏輯電平和3.3 V邏輯電平的轉(zhuǎn)換電路，基于FPGA的模數(shù)轉(zhuǎn)換控制邏輯、時(shí)統(tǒng)數(shù)據(jù)的運(yùn)算和FIFO存儲(chǔ)、PCIe硬核的PCIe端點(diǎn)等設(shè)計(jì)等，電路組成詳見圖1。其中，隔離電路主要實(shí)現(xiàn)對(duì)BAC輸入輸出的電氣隔離，提高產(chǎn)品的環(huán)境適應(yīng)性；比較電路主要實(shí)現(xiàn)AD轉(zhuǎn)換控制的條件信號(hào)；AD轉(zhuǎn)換主要實(shí)現(xiàn)采集BAC峰谷值，而FPGA邏輯主要實(shí)現(xiàn)AD轉(zhuǎn)換時(shí)序邏輯和BAC碼元識(shí)別，并根據(jù)碼元計(jì)算獲取時(shí)間值，同時(shí)實(shí)現(xiàn)PCIe端點(diǎn)接口。

圖1 電路總體組成

2 電路設(shè)計(jì)

該時(shí)統(tǒng)節(jié)點(diǎn)的主要設(shè)計(jì)包括隔離電路、遲滯比較輸出電路、轉(zhuǎn)換和采集電路、碼元識(shí)別和時(shí)間獲取、PCIe接口等設(shè)計(jì)。

2.1 隔離電路

BAC時(shí)統(tǒng)輸入信號(hào)為標(biāo)準(zhǔn)調(diào)制比為10：3、載頻為1 kHz、高幅峰值最大為10 V的正弦波形的載波。光隔離器件HCNR201，具有0.01%的低非線性度、-65 ppm/℃的低增益溫度系數(shù)、不小于1 MHz的帶寬等特性[8]。線性隔離電路主要實(shí)現(xiàn)雙極性載波信號(hào)的輸入隔離和峰值適配調(diào)整輸出。電路組成詳見圖2。

圖2 線性隔離電路組成

為了保證滿量程輸出，先對(duì)BAC輸入信號(hào)進(jìn)行4/5分壓，跟隨濾波后再進(jìn)行隔離，即-4 V≤Vin1≤4 V。根據(jù)HCNR201的線性隔離特性[9]，需要保證其內(nèi)部受敏管i1≤50 μA，所以正極性輸入Vin1/R1≤50 μA，而負(fù)極性輸入Vin1/R2≤50 μA，所以R1≥80 kΩ,R2≥80 kΩ,為保證滿量程，一般取R1=R2=100 kΩ。同時(shí)根據(jù)HCNR201的線性隔離特性和運(yùn)放U5虛短特性，BAC信號(hào)的正極性部分的隔離輸入輸出關(guān)系：

為了使輸出信號(hào)Vout的幅值為-5～5 V，而-4 V≤Vin1≤4 V，所以R5+Rk=125 kΩ，選擇定值電阻R5=80 kΩ，可調(diào)電阻Rk=50 kΩ，通過可調(diào)電阻調(diào)節(jié)，可以調(diào)整隔離輸出信號(hào)的幅值為-5～5 V，圖2中即為設(shè)計(jì)的各個(gè)電阻阻值配置。

由于HCNR201內(nèi)部LED的反向電壓不能超過9 V，電路中的二極管的主要作用是保護(hù)非工作的HCNR201內(nèi)部LED不被擊穿。如二極管D1采用常用的1N4148，主要實(shí)現(xiàn)負(fù)極性信號(hào)輸入時(shí)，通過自身導(dǎo)通電壓進(jìn)而保護(hù)HCNR201(U3)內(nèi)部的LED不被反向電壓擊穿，二極管D2的作用同理。如當(dāng)輸入為正極性BAC信號(hào)時(shí)，運(yùn)放OPA1177(U1)的輸出為負(fù)電壓，通過限流電阻R6用以驅(qū)動(dòng)光隔HCNR201(U3)的內(nèi)部LED，使光隔HCNR201(U3)隔離電路工作[5]，正信號(hào)隔離輸出，二極管1N4148(D1)兩端因?yàn)榧臃聪螂妷憾粚?dǎo)通；此時(shí)，運(yùn)放OPA1177(U2)的輸出為負(fù)電壓，HCNR201(U4)隔離電路不工作，同時(shí)由于二極管1N4148(D2)兩端加正向電壓而導(dǎo)通，使得運(yùn)放OPA1177(U2)的輸出被鉗位在約-0.7 V，保證了光隔HCNR201(U4)的LED反向電壓不超過其反向擊穿電壓9 V。當(dāng)輸入為負(fù)極性BAC信號(hào)時(shí)，二極管D1起到同樣的作用。

隔離輸出通過運(yùn)放輸出分成兩路，一路進(jìn)入比較器電路，另一路進(jìn)入AD轉(zhuǎn)換和采集電路。

2.2 遲滯比較輸出電路

隔離輸出后的信號(hào)是模擬正弦信號(hào)，為了得到正弦信號(hào)波峰和波谷對(duì)應(yīng)的邊沿信號(hào)，需要把隔離輸出的一路引入比較器LM339，實(shí)現(xiàn)和正弦信號(hào)零點(diǎn)對(duì)齊的沿信號(hào)輸出。LM339是一種最大±36 V供電的電壓比較器，具備nA級(jí)的偏置電流和偏移電流，比較輸出是開漏電極OD門，兼容TTL、CMOS、MOS電平輸出。

隔離輸出后的信號(hào)通過10 K歐姆R11的平衡電阻和比較器LM339的正端相連，通過10 K歐姆電阻R12和210 K歐姆電阻R13組成正反饋電路，構(gòu)成一個(gè)遲滯比較電路，電路組成見圖3。設(shè)計(jì)正反饋電路，一方面可以避免因?yàn)檩斎胄盘?hào)中疊加的門限值附近干擾，引起的比較輸出電壓的抖動(dòng)；另一方面也加大了比較器的響應(yīng)速度。LM339的比較輸出為開漏電極OD端，通過5V上拉電阻輸出TTL電平。

當(dāng)比較器輸出為邏輯低時(shí)，比較器正端VT-=0V；

所以比較遲滯門限窗口VT=0.218V。

由于是反向比較，所以輸出和輸入正好反相，需要在FPGA內(nèi)部進(jìn)行邏輯取反并倍頻后作為AD轉(zhuǎn)換控制信號(hào)。LM339的輸出頻率為1 kHz的邏輯信號(hào)到FPGA，經(jīng)FPGA輸出反向的頻率為2 kHz的邏輯信號(hào)，該邏輯信號(hào)的下沿對(duì)齊BAC輸入信號(hào)的峰峰和峰谷處。

圖3 遲滯比較電路組成

2.3 轉(zhuǎn)換和采集電路

轉(zhuǎn)換電路主要是把隔離輸入的BAC信號(hào)進(jìn)行模擬和數(shù)字的轉(zhuǎn)換，通過FPGA時(shí)序邏輯控制以及FIFO存儲(chǔ)完成碼元的識(shí)別和時(shí)間信息的采集。AD轉(zhuǎn)換采用了AD1764轉(zhuǎn)換器，該轉(zhuǎn)換器的特性是12位數(shù)字輸出，單次采樣時(shí)間10 us，支持-5～5 V(分辨率0.002 44 V)和-10～+10 V(分辨率0.004 88 V)的雙極性模擬信號(hào)輸入。實(shí)際工作時(shí)，利用-5～5 V(分辨率0.002 44 V)輸入端口；供電為5 V邏輯電壓和±15 V模擬電壓；工作模式為模擬雙極性輸入和STAND-ALONE模式。所有的控制線經(jīng)過電平轉(zhuǎn)換輸入FPGA處理。在STAND-ALONE工作模式下，控制信號(hào)CE、12/8拉高處理，，控制信號(hào)CS、A0拉低處理，AD轉(zhuǎn)換和數(shù)字?jǐn)?shù)據(jù)輸出由R/C(AD輸入，下沿啟動(dòng)AD轉(zhuǎn)換)和STS(AD輸出，指示轉(zhuǎn)換完成和數(shù)據(jù)輸出)控制。

AD轉(zhuǎn)換的輸入信號(hào)是最大幅值-5～5 V的正弦，AD7610的轉(zhuǎn)換觸發(fā)信號(hào)為/CNVST輸入信號(hào)，該信號(hào)可以通過連接FPGA輸出的反相倍頻遲滯比較信號(hào)，實(shí)現(xiàn)AD轉(zhuǎn)換控制，即/CNVST出現(xiàn)下沿，AD7610開始轉(zhuǎn)換。/CNVST信號(hào)抖動(dòng)要非常小，所以走線時(shí)應(yīng)該用地屏蔽，并在驅(qū)動(dòng)此線路的器件輸出端增加一個(gè)低30歐姆始端匹配阻值，減少反射振蕩。對(duì)AD轉(zhuǎn)換后的數(shù)據(jù)采集需要通過FPGA設(shè)置AD7610的/CS、/RD端一直處于低有效狀態(tài)，F(xiàn)PGA以AD7610的BUSY信號(hào)的下降沿為數(shù)據(jù)采集觸發(fā)信號(hào)，實(shí)時(shí)采集AD轉(zhuǎn)換后的16位數(shù)據(jù)。AD轉(zhuǎn)換和采集電路的關(guān)鍵信號(hào)時(shí)序設(shè)計(jì)詳見圖4。

圖4 采集轉(zhuǎn)換時(shí)序設(shè)計(jì)組成

實(shí)際轉(zhuǎn)換和采集過程中，需要對(duì)BAC正弦信號(hào)每個(gè)周期的峰峰值和峰谷值進(jìn)行轉(zhuǎn)換和采集[3]，以峰峰值和峰谷值的差值作為計(jì)算碼元的數(shù)據(jù)，一方面可以提高比較用的基準(zhǔn)閥值[4]，另一方面也減少了碼元計(jì)算的誤碼率。

比較輸出是個(gè)邊沿對(duì)應(yīng)BAC信號(hào)零位的1 kHz頻率的方波信號(hào)，輸入FPGA經(jīng)倍頻后輸出1 kHz頻率的方波信號(hào)，該方波信號(hào)下降沿按周期對(duì)應(yīng)BAC信號(hào)波峰和波谷，由于需要采樣的就是BAC信號(hào)波峰和波谷，所以該方波信號(hào)可以作為AD7610的轉(zhuǎn)換觸發(fā)信號(hào)。而AD7610的BUSY輸出信號(hào)作為轉(zhuǎn)換數(shù)據(jù)讀信號(hào)/RD和片選信號(hào)/CS的條件，當(dāng)BUSY輸出信號(hào)為低時(shí)，即AD轉(zhuǎn)換結(jié)束后，F(xiàn)PGA置/RD和片選信號(hào)/CS為有效低信號(hào)，從而讀取AD7610輸出的16位轉(zhuǎn)換數(shù)據(jù)。

2.4 碼元識(shí)別和時(shí)間獲取

采集BAC時(shí)統(tǒng)輸入信號(hào)后，需要根據(jù)幁格式要求，識(shí)別出幁內(nèi)的碼元信息，進(jìn)而獲取秒、分、時(shí)、天等時(shí)間信息。首先需要識(shí)別碼元，碼元識(shí)別要素是在10 ms的20次AD轉(zhuǎn)換和采集周期內(nèi)，識(shí)別連續(xù)高幅正弦波個(gè)數(shù)，如連續(xù)2個(gè)高幅正弦波為0碼元，連續(xù)5個(gè)高幅正弦波為1碼元，連續(xù)8個(gè)高幅正弦波為P碼元，而且碼元特征是連續(xù)高幅的正弦波在前。

為了在轉(zhuǎn)換采集過程中能準(zhǔn)確的識(shí)別BAC正弦信號(hào)的波峰和波谷值，在FPGA內(nèi)部設(shè)置一個(gè)AD采樣閾值寄存器，支持設(shè)置一個(gè)12位的閾值，作為12位AD采樣的數(shù)值的輸出比較參照，若AD采樣值大于該閾值，輸出為“1”，若小于該閾值，輸出為 “0”。該閾值可設(shè)置，D11-D0為閾值數(shù)值，同時(shí)可以通過讀取WR8,讀回該閾值數(shù)值量。實(shí)際工作中，AD轉(zhuǎn)換和采集高幅正弦波的峰值大于閥值FFFF(+4.5 V)則有效，如果檢測到有效的高幅正弦波的峰峰值，則進(jìn)入下次轉(zhuǎn)換和采集，如果檢測到有效的高幅正弦波的谷值小于閥值CCC(-4.5 V)，則計(jì)數(shù)寄存器II內(nèi)容增加1，直到完成20次轉(zhuǎn)換、采集和檢測，并根據(jù)計(jì)數(shù)寄存器的值識(shí)別出碼元。碼元識(shí)別流程見圖5。

圖5 碼元識(shí)別流程

識(shí)別出碼元后，可以根據(jù)BAC信號(hào)的幁格式，獲取時(shí)間信息。首先分辨出幁的起始頭即兩個(gè)連續(xù)P碼元，確認(rèn)是有效幁開始，按位獲取碼元值即可。

在FPGA內(nèi)部設(shè)置一個(gè)32位BAC碼時(shí)間寄存器，時(shí)間寄存器為只讀，無論有無外部BAC碼時(shí)統(tǒng)輸入，都可以通過讀取該寄存器，來獲取當(dāng)前時(shí)間信息，若無外部輸入，可設(shè)置BAC碼初值設(shè)置的時(shí)間信息，依據(jù)本模塊的晶振逐秒增加自守時(shí)，一旦判斷有外部BAC時(shí)間輸入且有效，該值就會(huì)跟蹤BAC碼輸入值，如果再次BAC輸入消失或無效，則進(jìn)入自守時(shí)，依次類推，也可以通過讀取該寄存器，可以讀取當(dāng)前時(shí)間狀態(tài)，該寄存器位號(hào)信息包括D29～D20(共10位)，表示BAC碼的0到365天時(shí)間信息；D19～D14(共6 位)，表示BAC碼的0～23小時(shí)時(shí)間信息；D13～D7(共7 位)，表示BAC碼的0到59分鐘時(shí)間信息；D6～D0(共7 位)，表示BAC碼的0到59秒鐘時(shí)間信息。

當(dāng)無外部BAC時(shí)間輸入時(shí)，為了自守時(shí)，在FPGA內(nèi)部設(shè)置一個(gè)32位BAC碼時(shí)間初值設(shè)置寄存器，時(shí)間初值設(shè)置寄存器為只寫，當(dāng)無外部BAC碼時(shí)間輸入時(shí)，為了自守時(shí)，通過主機(jī)向該寄存器寫入一個(gè)時(shí)間初值，作為自守時(shí)的時(shí)間初始值，該寄存器需配合時(shí)間初值設(shè)置load寄存器的寫操作一起工作，該寄存器位號(hào)信息同時(shí)間寄存器。

同時(shí)，為了存儲(chǔ)時(shí)間信息，以及實(shí)現(xiàn)數(shù)據(jù)采集通道的數(shù)據(jù)緩沖，實(shí)現(xiàn)速率匹配，需要基于ALTERA公司提供的FIFO Core定制一個(gè)異步的4 KB的32位寬FIFO[5]，用于存儲(chǔ)時(shí)間信息，該FIFO應(yīng)該是可以在不同的時(shí)鐘信號(hào)下進(jìn)行異步的讀寫。其中FIFO的讀相關(guān)信號(hào)如read、readdata、reset、分別與AVALON總線相同命名的信號(hào)線相連，readclk與AVALON總線中clk相連，寫相關(guān)信號(hào)wr_n、rd_n、writedata等由FPGA時(shí)序邏輯產(chǎn)生，把BAC碼時(shí)間寄存器同步寫入FIFO，供主機(jī)通過PCIe接口讀FIFO以獲取時(shí)間信息。

2.5 PCIe端點(diǎn)設(shè)計(jì)

PCIe端點(diǎn)是基于ALTREA FPGA上實(shí)現(xiàn)設(shè)計(jì)的，ALTREA公司提供了PCIe的IP核，IP核完全符合 PCIe 協(xié)議的各個(gè)層級(jí)要求，包括物理層、數(shù)據(jù)鏈路層和事務(wù)層。PCIe IP核具備高性能、高靈活性、高可靠等特點(diǎn)，支持 x1、x2和x4多種鏈路寬度，支持鏈路和極性的錯(cuò)序連接。PCIe IP核包括用戶邏輯接口、配置接口、物理層和系統(tǒng)接口，基于用戶邏輯接口，可以根據(jù)應(yīng)用要求編寫本地總線邏輯，進(jìn)而實(shí)現(xiàn)應(yīng)用與 IP 核的通信，配置接口只要用于主機(jī)對(duì)IP 核進(jìn)行配置或讀取狀態(tài)信息，物理層就是高速差分信號(hào)的通道，系統(tǒng)接口包括時(shí)鐘和復(fù)位信號(hào)。

所使用的FPGA為Altera最新的CycloneIV GX FPGA器件EP4CGX30CF2317N，內(nèi)部集成了8個(gè)3.125-Gbps收發(fā)器?；贏LTERA的QuartusII和Qsys軟件實(shí)現(xiàn)PCIe端點(diǎn)的過程中，主要配置的參數(shù)包括：參考時(shí)鐘、鏈路寬度、設(shè)備 ID、基址寄存器、TLP 大小，以及包含設(shè)備在總線域使用的地址范圍的BAR基址寄存器。基于ALTERA的PCIe端點(diǎn)硬核實(shí)現(xiàn)了PCIe接口設(shè)計(jì)[6]，主要是在Quartus II中完成 器件型號(hào)EP4CGX30CF2317N選擇和工程創(chuàng)建，在 Qsys中完成如x4 Lane、100 MHz Reference clock 等PCIe硬核通用配置以及基地址寄存器[7]、端點(diǎn)配置只讀寄存器、訪問寄存器的Avalon-MM接口、Avalon地址轉(zhuǎn)換等配置。地址轉(zhuǎn)換配置時(shí)，把地址轉(zhuǎn)換表配置選擇動(dòng)態(tài)轉(zhuǎn)換表，地址頁選擇2，每頁地址范圍選擇1 MByte～20 bits，通過這些設(shè)置控制Avalon-MM到PCI Express的地址轉(zhuǎn)換，實(shí)現(xiàn)了Qsys系統(tǒng)內(nèi)部的數(shù)據(jù)傳輸是如何轉(zhuǎn)換為PCIe的請求的。由“pcie_hard_ip_0”的PCIe硬核已經(jīng)基本完成，之后需要對(duì)PCIe硬核的在Avalon總線上的不同接口進(jìn)行連接，如將PCIe的輸出時(shí)鐘pcie_core_clk連接到片內(nèi)FIFO的clk端口等[8]，詳見表1。最后完成基地址分配和中斷掛接等，生產(chǎn)的X4 PCIe硬核如圖6所示。

表1 PCIe硬核的主要接口連接

圖6 PCIe硬核接口組成

3 結(jié)論

基于上述設(shè)計(jì)成果研制了6U結(jié)構(gòu)的CPCIe時(shí)統(tǒng)接口模塊產(chǎn)品，目前該產(chǎn)品已經(jīng)應(yīng)用于某船載控制系統(tǒng)中,該模塊作為某CPCIe加固計(jì)算機(jī)的接口組成，一方面接收外部時(shí)統(tǒng)系統(tǒng)以BAC碼形式發(fā)送的授時(shí)信息，并且該模塊具有對(duì)時(shí)功能，另一方面根據(jù)CPCIe計(jì)算機(jī)主模塊的控制指令要求及相應(yīng)的VxWorkS接口函數(shù)，通過PCIe接口向主模塊提供了天時(shí)分秒等時(shí)統(tǒng)信息。

同時(shí)，通過利用識(shí)別的BAC信號(hào)幀頭的同步沿信號(hào)，即同步于BAC解調(diào)輸出的信號(hào)，可以供計(jì)算機(jī)時(shí)間同步中斷使用。在FPGA內(nèi)部設(shè)計(jì)中斷用寄存器，而且根據(jù)同步頻率和同步寬度要求，可以向主機(jī)輸出時(shí)統(tǒng)系統(tǒng)的同步中斷?？蛇x頻率分別為：1 MHZ，100 kHz，10 kHz，1 kHz等4種頻率，脈寬也可以軟設(shè)置，頻率選擇是由一個(gè)32位頻選寄存器控制，其中D15-D0為正脈寬計(jì)數(shù)值，可以設(shè)置輸出時(shí)鐘脈寬，D31-D16：頻率計(jì)數(shù)值 ，可以設(shè)置輸出頻率。也可以從頻選寄存器中讀取相應(yīng)的數(shù)字。該CPCIe時(shí)統(tǒng)接口模塊在沒有外部時(shí)統(tǒng)信號(hào)輸入時(shí)，通過板載溫補(bǔ)晶振，提供守時(shí)脈沖信號(hào)，具有自守時(shí)功能。時(shí)統(tǒng)接口控制界面組成見圖7所示。

圖7 時(shí)統(tǒng)接口控制界面組成

通過CPCIe時(shí)統(tǒng)接口模塊在CPCIe計(jì)算機(jī)系統(tǒng)中的應(yīng)用驗(yàn)證，一方面很好的適應(yīng)了計(jì)算機(jī)新型系統(tǒng)總線PCIe的發(fā)展應(yīng)用需求，另一方面基于FPGA實(shí)現(xiàn)了PCIe接口和控制邏輯，可以更好的根據(jù)應(yīng)用需求進(jìn)行適用性改進(jìn)，提高了產(chǎn)品的應(yīng)用能力。

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DesignofBACTimeNodeforPCIeInterface

Zheng Boxiang

( Jiangsu Automation Research Institute, Lianyugang 222061, China)

In view of the application about BAC time node in the PCIe computer system, Based on the PCIe endpoint hard core and BAC conversion with code parsing , a BAC time node design is implemented.The overall circuit of the node is realized,which is including BAC input signal linear isolation circuit, hysteresis comparison output circuit for BAC signal sampling ,and A / D conversio n acquisition circuit.FIFO storage and PCIe endpoint are also realized based on ALTERA FPGA. The node has simple composition and Good applicability through linear isolation and FPGA integration design about PCIe,FIFO and control logic.

BAC;time system;PCIe;linear isolation;FPGA

2017-07-09；

2017-08-23。

鄭波祥(1977-)，男，浙江上虞人，碩士研究生，主要從事抗惡劣環(huán)境計(jì)算機(jī)方向的研究。

1671-4598(2017)11-0220-04

10.16526/j.cnki.11-4762/tp.2017.11.056

TP336

A