改性離子注入高阻SOI襯底的共面波導(dǎo)特性研究

程 實(shí)，常永偉，魏 星，費(fèi) 璐

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改性離子注入高阻SOI襯底的共面波導(dǎo)特性研究

程 實(shí)1, 2, 3，常永偉1, 3，魏 星1, 3，費(fèi) 璐1, 3

（1. 中國(guó)科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所，信息功能材料國(guó)家重點(diǎn)實(shí)驗(yàn)室，上海 200050；2. 上?？萍即髮W(xué)物質(zhì)學(xué)院，上海 200031；3. 中國(guó)科學(xué)院大學(xué)，北京 100049）

因良好的射頻性能，高阻SOI (High-Resistivity Silicon-on-Insulator, HR-SOI)被廣泛應(yīng)用于射頻集成電路(RFICs)。通過(guò)提取共面波導(dǎo)傳輸線(Co-Plane Waveguide, CPW)的射頻損耗來(lái)表征襯底材料的射頻性能。高阻SOI襯底由于表面寄生電導(dǎo)效應(yīng)(Parasitic Surface Conductance, PSC)，射頻性能惡化。設(shè)計(jì)并制備了一種新型的改性結(jié)構(gòu)來(lái)優(yōu)化高阻SOI的射頻性能，通過(guò)將硅離子注入到絕緣埋層中來(lái)消除表面寄生電導(dǎo)效應(yīng)。在0~8 GHz范圍內(nèi)，傳輸線損耗優(yōu)于時(shí)下業(yè)界最先進(jìn)的TR-SOI的結(jié)果(Trap-Rich Layer Silicon-on-Insulator)。由于工藝簡(jiǎn)單，易于集成化，是極具潛力的射頻SOI材料。

高阻SOI；共面波導(dǎo)傳輸線；射頻損耗；表面寄生電導(dǎo)效應(yīng)；硅離子注入；TR-SOI

隨著5G通信和物聯(lián)網(wǎng)(IoT)的快速發(fā)展，對(duì)芯片集成度的需求也越來(lái)越高，人們希望將盡可能多的模塊集成在單片集成芯片中。片上系統(tǒng)(Systems-on-Chip, SOC)和系統(tǒng)級(jí)封裝(Systems-in-Package, SIP)是最有可能做到全面集成不同集成電路功能模塊的解決方案。射頻前端的集成是業(yè)界關(guān)注的重點(diǎn)，以往的射頻前端模塊包含大量三五族化合物半導(dǎo)體集成電路組件，無(wú)法與硅基CMOS工藝兼容，開發(fā)兼容硅基CMOS工藝的射頻前端解決方案成為提升系統(tǒng)集成度的關(guān)鍵[1]。

和體硅相比，SOI（Silicon-on-Insulator）技術(shù)在頻率響應(yīng)、速度、集成度和功耗方面都有顯著優(yōu)勢(shì)，由于埋氧層的存在，結(jié)合CMOS工藝的STI（Shallow-Trench Isolation）技術(shù)可以做到有源、無(wú)源器件的全介質(zhì)隔離，大大降低由襯底引起的寄生效應(yīng)和器件間的相互串?dāng)_，在混合信號(hào)芯片中更能降低由數(shù)字開關(guān)電路產(chǎn)生的襯底噪聲DSN (Digital Substrate Noise)，以高性價(jià)比實(shí)現(xiàn)了低插入損耗，在廣泛的頻段內(nèi)實(shí)現(xiàn)了低諧波和高線性度，因此SOI非常適合作為系統(tǒng)集成芯片的襯底材料[2]。

在射頻和毫米波應(yīng)用中，常規(guī)CMOS工藝中使用的中低電阻率硅襯底(10 Ω·cm)制備的器件會(huì)由于高頻寄生電流而面臨很大的襯底損耗，因此需要采用高電阻率硅襯底(103Ω·cm)，以減小襯底的高頻寄生電流，降低損耗并提升片上無(wú)源器件的品質(zhì)因素。由于閂鎖效應(yīng)的存在，高電阻率并不適用于體硅CMOS工藝。采用高阻硅襯底作為支撐片(Handle Wafer)，中低電阻率硅襯底作為器件片(Device Wafer)制造出來(lái)的高阻SOI，兼有高阻硅的低襯底損耗特性，且消除了體硅材料面臨的閂鎖問(wèn)題，是系統(tǒng)芯片集成射頻前端模塊的極佳解決方案[3]。盡管高阻SOI滿足了射頻前端應(yīng)用的大部分需求，但其性能受到表面寄生電導(dǎo)效應(yīng)的影響下滑顯著[4-5]。表面寄生電導(dǎo)效應(yīng)源自于高阻SOI材料本身固有的氧化物-半導(dǎo)體結(jié)構(gòu)(Oxide-Semiconductor, OS)，埋氧層中的固定氧化層電荷在高阻硅襯底表面感應(yīng)產(chǎn)生了一層高電導(dǎo)率反型溝道，導(dǎo)致其表面電阻率下降，襯底寄生效應(yīng)加劇，射頻性能退化。

為了消除表面寄生電導(dǎo)效應(yīng)，提升高阻SOI的射頻性能，本文提出了一種新型的方法來(lái)抑制高阻SOI襯底的表面寄生電導(dǎo)效應(yīng)：通過(guò)對(duì)埋氧層進(jìn)行改性離子注入，減弱了固定氧化層電荷對(duì)低阻反型層的誘生作用，改善了材料的射頻性能。

1 傳輸線損耗理論

共面波導(dǎo)傳輸線是一種平面?zhèn)鬏斁€結(jié)構(gòu)，中間的金屬線作為信號(hào)傳輸線，兩邊的金屬線作為接地線（圖1）。和傳統(tǒng)的微帶線相比，共面波導(dǎo)的信號(hào)線與地線在同一平面，無(wú)需接地通孔，特別適合射頻集成器件間的連接，在射頻芯片中得到廣泛應(yīng)用，因此共面波導(dǎo)傳輸線是衡量SOI射頻性能的極佳選擇。

共面波導(dǎo)最重要的參數(shù)是插入損耗，其指在傳輸系統(tǒng)的某處由于元件或器件的插入而發(fā)生的負(fù)載功率的損耗，它表示為該元件或器件插入前負(fù)載上所接收到的功率與插入后同一負(fù)載上所接收到的功率以dB為單位的比值。硅基共面波導(dǎo)傳輸線的插入損耗主要由導(dǎo)體損耗、襯底損耗、襯底界面損耗、介質(zhì)損耗和輻射損耗五個(gè)部分組成[5]，其中前三者占主導(dǎo)因素。

（1）導(dǎo)體損耗：導(dǎo)體損耗主要由導(dǎo)體的電阻率決定，同時(shí)由于高頻的趨膚效應(yīng)，表面金屬的電阻率影響較大，為了降低導(dǎo)體損耗，采用鋁和金兩步鍍膜，使得表面金屬為電阻率最小的金屬金。

（2）襯底損耗：半導(dǎo)體襯底內(nèi)的自由載流子是導(dǎo)致襯底損耗的關(guān)鍵因素。硅的損耗角與其電阻率有關(guān)，增加硅的電阻率可以有效降低襯底損耗[5]。

（3）界面損耗：界面損耗實(shí)質(zhì)是襯底損耗的一部分，用來(lái)表示襯底的表面區(qū)域?qū)p耗的影響。寄生表面電導(dǎo)效應(yīng)等效于在界面處引入了一層低電阻層，高頻寄生電流增大，引入了極大的界面損耗，嚴(yán)重惡化了材料的射頻性能。

提升高阻SOI材料上共面波導(dǎo)傳輸線插入損耗性能的主體思路是克服寄生表面電導(dǎo)效應(yīng)，降低界面損耗，從而降低總的射頻損耗。基于此，業(yè)界提出了三種主流的方法，包括(a) 質(zhì)子注入法（Proton Implantation）；(b) 圖形化介質(zhì)法（Partial Dielectric Removal）以及(c) 表面加固法（Surface Stabilization）。

其中質(zhì)子注入法通過(guò)向硅表面離子注入的方法注入高能質(zhì)子，以打斷Si—Si共價(jià)鍵，孤立的硅單鍵構(gòu)成缺陷能級(jí)，束縛自由載流子，降低電導(dǎo)率，增大了硅的電阻率[6]。通過(guò)選擇性刻蝕介質(zhì)氧化層，將無(wú)金屬覆蓋區(qū)域的介質(zhì)氧化層去除，表面寄生電導(dǎo)效應(yīng)得到一定程度的減弱[4,7]。表面加固法消除寄生表面電導(dǎo)通常是在硅襯底表面增加載流子俘獲層，傳統(tǒng)的方法有使用四甲基氫氧化銨溶液（TMAH）對(duì)硅襯底表面處理和Ar離子對(duì)硅襯底表面注入。UCL (Université Catholique de Louvain)提出了一種結(jié)構(gòu)，在高阻硅襯底和埋氧層之間引入一層過(guò)渡層，以降低寄生表面電導(dǎo)效應(yīng)。這層過(guò)渡層主要作用是俘獲自由載流子，通常稱為載流子俘獲層（Trap-Rich Layer），通常為多晶非晶硅納米晶硅等鈍化層[8-10,15,18]。因較好的熱穩(wěn)定性且兼容CMOS后道工藝[11-13]，在硅襯底和埋氧層之間引入一層多晶硅層成為當(dāng)下研究最為成熟的解決方案。

2 實(shí)驗(yàn)與分析

本文基于電荷中和的思想，對(duì)埋氧層進(jìn)行硅離子注入，利用富硅層中和固定氧化層電荷對(duì)半導(dǎo)體表面電勢(shì)的影響，在不改變硅襯底本身特性的前提下減弱并消除寄生表面電導(dǎo)效應(yīng)，減小傳輸線的插入損耗。

為了驗(yàn)證改性離子注入對(duì)高阻SOI射頻性能改良程度，設(shè)計(jì)了50 Ω特征阻抗的共面波導(dǎo)傳輸線。設(shè)計(jì)的傳輸線結(jié)構(gòu)如圖1所示，其中(a)為高阻SOI襯底上共面波導(dǎo)結(jié)構(gòu)示意圖；(b)為改性離子注入高阻SOI襯底上共面波導(dǎo)結(jié)構(gòu)示意圖；(c)為TR-SOI上共面波導(dǎo)結(jié)構(gòu)示意圖；(d)為無(wú)損石英基板上共面波導(dǎo)結(jié)構(gòu)示意圖。參數(shù)見表1。

(a) CPW1 ????? (b) CPW2&3

(c) CPW4????? (d) CPW5

圖1 共面波導(dǎo)傳輸線結(jié)構(gòu)示意圖

Fig.1 Schematic diagrams of CPW lines

表1 傳輸線參數(shù)

Tab.1 CPW information

SOI晶圓片通過(guò)Smart-cut?技術(shù)制備，埋氧層厚度為0.4 μm，詳細(xì)參數(shù)見表2。使用TMAH溶液去除頂層硅膜，利用離子注入技術(shù)對(duì)埋氧層進(jìn)行改性，Si離子注入能量170 keV，注入劑量為1.0×1016cm–2以及5.0×1016cm–2。在介質(zhì)層上光刻并電子束蒸發(fā)圖形化的金屬層，金屬層由500 nm鋁和500 nm金構(gòu)成，總厚度1 μm。為了使共面波導(dǎo)傳輸線達(dá)到50 Ω的阻抗匹配，通過(guò)ADS軟件模擬計(jì)算傳輸線傳輸特性矩陣[14]，得到傳輸線尺寸為=30 μm，=12 μm，g=208 μm，=2176 μm。

表2 SOI參數(shù)

Tab.2 SOI information

使用Agilent N5242矢量網(wǎng)絡(luò)分析儀進(jìn)行射頻小信號(hào)測(cè)試，傳輸線被視作線性二端口網(wǎng)絡(luò)，信號(hào)輸入功率恒定為–12 dBm，測(cè)試其從10 MHz到8 GHz的參數(shù)。用損耗系數(shù)來(lái)表示總的損耗系數(shù)，可以表示為

式中：21為傳輸線的增益，理想傳輸線的傳輸增益應(yīng)為1，實(shí)際增益小于1就意味著傳輸線有傳輸損耗；|21|2表示傳輸線的傳輸損耗。11為反射系數(shù)，表示系統(tǒng)前后級(jí)的阻抗匹配程度；|11|2表示傳輸線的回波損耗?；夭〒p耗與傳輸損耗綜合的結(jié)果就是傳輸線總的插入損耗[15]。通過(guò)TRL（Thru-Reflect- Line）校準(zhǔn)去耦參數(shù)中由探針接觸金屬平板的部分引起的誤差（圖2）。綜合回波損耗和傳輸損耗，提取射頻插入損耗[16]。

(a)=2176 μm 傳輸線

(b) Thru結(jié)構(gòu)

(c) Open結(jié)構(gòu)

(d) L=5100 μm校準(zhǔn)線

圖3給出了不同襯底上傳輸線的射頻損耗提取結(jié)果?？梢钥闯?，硅離子注入氧化層對(duì)高阻SOI上的傳輸線的射頻性能有著顯著改善，在0~8 GHz頻段內(nèi)注硅樣品的損耗明顯小于未注入樣品，在頻率達(dá)到8 GHz時(shí)，高阻SOI襯底制備的傳輸線(CPW1)損耗達(dá)到0.97 dB/mm，經(jīng)過(guò)不同劑量硅離子注入的高阻SOI襯底制備的傳輸線損耗分別達(dá)到0.26 dB/mm(CPW2)，和0.20 dB/mm(CPW3)，TR-SOI損耗為0.23 dB/mm(CPW4)，無(wú)損石英基板損耗為0.14 dB/mm(CPW5)。從圖4中可以看出，在測(cè)試頻率范圍內(nèi)，注入改性樣品的特征阻抗匹配度良好，實(shí)部均接近50 Ω。表3給出了本文結(jié)果與文獻(xiàn)結(jié)果的對(duì)比。在前一節(jié)傳輸線損耗理論分析中總結(jié)出隨著襯底電阻率增加，金屬電導(dǎo)率上升（金屬厚度增加，傳輸線寬度增加）均能使傳輸線的插入損耗降低，氧化層的厚度也會(huì)影響傳輸線的插入損耗。因此本文使用標(biāo)準(zhǔn)無(wú)損耗石英襯底（僅有金屬損耗部分）作為基準(zhǔn)，通過(guò)對(duì)比改性注入樣品（CPW2，CPW3）與業(yè)界領(lǐng)先的法國(guó)Soitec公司生產(chǎn)的引入多晶硅俘獲層SOI樣品（CPW4 TR-SOI），得出結(jié)論：當(dāng)注入劑量較小時(shí)注硅樣品傳輸線損耗接近時(shí)下業(yè)界最先進(jìn)的TR-SOI材料，當(dāng)注入劑量增加到5.0×1016cm–2時(shí)，注硅樣品的傳輸線插入損耗比TR-SOI減小15%，接近無(wú)損石英基板水平。

(a) 損耗系數(shù)曲線

(b) 局部放大

圖3 不同襯底CPW的損耗系數(shù)結(jié)果

Fig.3 Attenuation coefficientsof CPW lines on various substrates

圖4 不同襯底CPW的特征阻抗提取結(jié)果

表3 文獻(xiàn)數(shù)據(jù)對(duì)比

Tab.3 Pubished data of CPW losses

此外，傳統(tǒng)氬注入或質(zhì)子轟擊高阻硅對(duì)襯底制造損傷的方法[8,18]，會(huì)面臨高溫過(guò)程導(dǎo)致?lián)p傷恢復(fù)，射頻性能退化；外延非晶硅，納米硅等方法[15,18]也會(huì)面臨退火過(guò)程中重結(jié)晶，俘獲效果降低的現(xiàn)象，與CMOS后道工藝的兼容性不強(qiáng)。而對(duì)埋氧層注硅的方式不會(huì)對(duì)硅襯底造成損傷，從圖5透射電鏡截面照片中可以看出單晶硅無(wú)非晶化現(xiàn)象，晶體結(jié)構(gòu)穩(wěn)定，高溫?zé)o退火性能。與普通二氧化硅層相比，注硅改性氧化層改善射頻損耗性能的主要機(jī)理是富硅氧化層中的固定氧化層電荷被中和、屏蔽所致，并不會(huì)引起下界面的耗盡、反型，從根源上消除了寄生表面電導(dǎo)效應(yīng)。與CVD生長(zhǎng)的富硅氧化層相比[16]，離子注入熱氧化層的方式可以得到更好的氧化層質(zhì)量，從而得到更好的隔離性能。

(a) 截面

(b) 局部放大

圖5 TEM截面照片

Fig.5 X-TEM photos

3 結(jié)論

本文提出了一種對(duì)面向射頻應(yīng)用的高阻SOI材料改良的新方法，通過(guò)對(duì)埋氧層進(jìn)行改性離子注入消除了高阻SOI的寄生表面電導(dǎo)效應(yīng)，射頻損耗性能大幅優(yōu)化，通過(guò)傳輸線插入損耗測(cè)試，得到了比業(yè)界領(lǐng)先技術(shù)TR-SOI更好的性能，8 GHz時(shí)比TR-SOI樣品損耗減小15%，且性能不隨高溫過(guò)程發(fā)生退化，因此該技術(shù)兼容CMOS工藝，工藝簡(jiǎn)單，易于集成化，是極具潛力的射頻SOI材料。

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（編輯：陳渝生）

Investigation on RF loss characteristics of Si implantationmodified HR-SOI

CHENG Shi1,2, 3, CHANG Yongwei1, 3, WEI Xing1, 3, FEI Lu1, 3

(1. State Key Laboratory of Functional Materials for Informatics, Shanghai Institute of Microsystem and Information Technology, Chinese Academy of Sciences, Shanghai 200050, China; 2. School of Physical Science and Technology, Shanghaitech University, Shanghai 200031,China; 3. University of Chinese Academy of Sciences, Beijing 100049, China)

High-resistivity silicon-on-insulator (HR-SOI) is widely adopted for high performance RFICs. RF loss was measured from coplanar waveguide (CPW) transmission lines fabricated on the HR-SOI. The RF performance of HR-SOI is degenerated due to the parasitic surface conductance (PSC). In this work a novel modified structure was designed and fabricated to optimize the RF performance of HR-SOI, Si+ion was implanted into the oxide to reduce the PSC effect. The loss of the CPW is superior to the state of art TR-SOI in 0－8 GHz frequency. It shows the potential application for RF-SOI technology due to the simple process and easily to be integrated.

HR-SOI; CPW; RF loss; PSC; Si implantation; TR-SOI

10.14106/j.cnki.1001-2028.2017.06.014

TN386

A

1001-2028（2017）06-0070-05

2017-05-18

程實(shí)

程實(shí)（1992－），男，安徽蕪湖人，研究生，主要研究方向?yàn)镾OI技術(shù)的射頻應(yīng)用，E-mail: chengshi@shanghaitech.edu.cn；常永偉（1988－），女，山東濰坊人，博士研究生，主要研究方向?yàn)楦呖煽啃許OI，E-mail:ywchang@simgui.com.cn；費(fèi)璐（1961－），男，美籍華人，研究員，博士，主要研究方向?yàn)镾OI材料，E-mail:lufei@mail.sim.ac.cn；魏星（1981－），男，四川自貢人，副研究員，博士，主要研究方向?yàn)镾OI材料，E-mail: xwei@mail.sim.ac.cn。

網(wǎng)絡(luò)出版時(shí)間：2017-06-07 13:44

http://kns.cnki.net/kcms/detail/51.1241.TN.20170607.1344.014.html