基于JEDS204B的高速數(shù)據(jù)采集電路設(shè)計(jì)

張奕

摘要：相比于常用的LVDS，JEDS204B是一種更高速度的串行接口。本文以AD9680為例，設(shè)計(jì)了一套基于JEDS204B接口的高速數(shù)據(jù)采集板，詳細(xì)闡述設(shè)計(jì)要點(diǎn)。實(shí)驗(yàn)結(jié)果顯示電路性能指標(biāo)良好，已成功應(yīng)用于多個(gè)雷達(dá)系統(tǒng)中。

關(guān)鍵詞：JEDS204B；高速數(shù)據(jù)采集；電路設(shè)計(jì)

中圖分類號(hào)：TN911.73 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2017）06-0165-01

在當(dāng)前多數(shù)高速電路設(shè)計(jì)中，通常選用LVDS作為數(shù)據(jù)轉(zhuǎn)換器和FPGA之間的接口。LVDS的差分傳輸特性可有效抑制共模噪聲，增大抗干擾能力。但是由于它采用多路數(shù)據(jù)線并行傳輸方式，易受碼間同步及串?dāng)_影響，難以滿足多通道、高寬帶、小型化數(shù)傳需求[1]。JESD204B標(biāo)準(zhǔn)提供一種將數(shù)據(jù)轉(zhuǎn)換器與數(shù)字信號(hào)處理器件接口的方法，相比于常用的并行數(shù)據(jù)傳輸，是一種更高傳輸速度的串行接口。它使用幀串行數(shù)據(jù)鏈路及嵌入式時(shí)鐘和對(duì)齊字符，速度最高可達(dá)12.5Gbps/通道[2]。并且，它減少了器件之間的走線數(shù)量，并消除了建立與保持時(shí)序約束問題，從而簡化了電路設(shè)計(jì)。本文以AD9680為例，設(shè)計(jì)了一套基于JEDS204B接口的高速數(shù)據(jù)采集板，從原理電路及高速PCB設(shè)計(jì)兩方面，詳細(xì)介紹設(shè)計(jì)中需要注意的問題。

1 原理電路設(shè)計(jì)

本設(shè)計(jì)采用高速ADC+FPGA的方案。ADC完成高速數(shù)據(jù)采集，數(shù)據(jù)通過204B協(xié)議輸出到接收端FPGA，F(xiàn)PGA完成高速serdes信號(hào)的接收、204B協(xié)議解析及數(shù)據(jù)調(diào)理，將數(shù)據(jù)按照系統(tǒng)要求的模式打包通過光模塊發(fā)送給后續(xù)系統(tǒng)。ADC選用ADI公司的AD9680，它是兩通道14bit最高采樣率1Gsps的數(shù)模轉(zhuǎn)換器，采用JEDS204B協(xié)議接口；FPGA選用帶有高速串行接口的Xilinx V系列芯片，主要功能框圖如圖1所示。

（1）信號(hào)傳輸：由于AD9680的模擬輸入帶寬可達(dá)2GHz，因此根據(jù)實(shí)際輸入信號(hào)頻率及帶寬需進(jìn)行相應(yīng)的電路匹配，如圖2所示。AD9680輸出四對(duì)serdes差分?jǐn)?shù)據(jù)線，到FPGA的接收端應(yīng)串接AC耦合電容。輸入一對(duì)SYNC信號(hào)，用于啟動(dòng)AD9680幀數(shù)據(jù)的發(fā)送，另外輸入一對(duì)SYREF信號(hào)，用于多芯片之間的同步。

（2）電源設(shè)計(jì)：AD9680的電源種類繁多，有3.3V、2.5V、1.8V、1.25V，并且分模擬電源和數(shù)字電源。首先在滿足電流要求的條件下，盡可能選用LDO電源芯片，以實(shí)現(xiàn)最小的電源紋波；其次模擬電源和數(shù)字電源要進(jìn)行物理隔離，并且端接各種容值的去耦電容以濾除各種頻率的電源干擾。

2 高速PCB設(shè)計(jì)

AD9680最高采樣率為1Gsps，采用JEDS204B協(xié)議接口，因此其輸出serdes高速信號(hào)數(shù)據(jù)率最高可達(dá)10Gbps，這對(duì)高速數(shù)模混合PCB設(shè)計(jì)來說是一個(gè)巨大的挑戰(zhàn)。

2.1 電源地設(shè)計(jì)

電源地設(shè)計(jì)是高速PCB設(shè)計(jì)中最關(guān)鍵的技術(shù)。本電路中存在多種類工作電壓，因此在設(shè)計(jì)時(shí)需要將模擬和數(shù)字電源分開供電，同一電壓值的不同品種電源采用星型連接方式，PCB設(shè)計(jì)時(shí)需要對(duì)電源進(jìn)行平面分割，盡量將電源和其供電的電路單元相對(duì)應(yīng)[3]。另外值得注意的一點(diǎn)是，在電源分割時(shí)要充分考慮電源所需電流的冗余量，要保證在電源輸出和芯片接收端直流電壓值的一致。

2.2 阻抗設(shè)計(jì)

在超高速PCB電路設(shè)計(jì)中，對(duì)信號(hào)完整性的要求越來越高，而阻抗連續(xù)性設(shè)計(jì)是信號(hào)完整性問題的核心。

AD9680與FPGA之間高速信號(hào)要求通過AC耦合電容來建立傳輸路徑，電容和高速傳輸線共用一個(gè)參考平面，可是電容的寬度遠(yuǎn)大于傳輸線寬，導(dǎo)致差分阻抗變小，引起阻抗的不連續(xù)性，從而帶來較大的反射損耗。為減小反射損耗，可以挖空電容體下面的參考平面以改善阻抗特性[4]。另外，在高速信號(hào)過孔的附近伴隨地孔也有助于保持阻抗的連續(xù)性。

3 性能測試

為了驗(yàn)證本電路設(shè)計(jì)的正確性，對(duì)高速數(shù)據(jù)采集進(jìn)行性能測試。由信號(hào)源產(chǎn)生采樣時(shí)鐘和模擬輸入信號(hào)，在FPGA中采集204B解析后的ADC數(shù)據(jù)。設(shè)置模擬輸入點(diǎn)頻信號(hào)550MHz，采樣時(shí)鐘為1GHz，測試結(jié)果如圖3所示，性能指標(biāo)良好，滿足設(shè)計(jì)要求。

4 結(jié)語

本文詳細(xì)介紹了基于JEDS204B接口的高速數(shù)據(jù)采集電路設(shè)計(jì)方案，以FPGA為核心，對(duì)ADC輸出數(shù)據(jù)進(jìn)行204B解析，給出實(shí)驗(yàn)測試結(jié)果，并且詳細(xì)闡述了原理電路設(shè)計(jì)與高速PCB設(shè)計(jì)要點(diǎn)。本設(shè)計(jì)已成功應(yīng)用于多個(gè)雷達(dá)系統(tǒng)中。

參考文獻(xiàn)

[1]胡曉芳.基于LVDS的超高速ADC數(shù)據(jù)接收設(shè)計(jì)[J].電子技術(shù)，2015，07，（15）：50-52.

[2]周典淼，徐暉，陳維華，李楠，孫兆林，刁節(jié)濤.基于JESD204B 協(xié)議的數(shù)據(jù)傳輸接口設(shè)計(jì)[J].電子科技，2015，28（10）：53-56.

[3]白同云，高速PCB電源完整性研究[J].中國電子科學(xué)研究院學(xué)報(bào)，2006，1，（1）：22-30.

[4]吳茜，王曉曉，張帥.10G 高速印制電路板的設(shè)計(jì)與研究[J].機(jī)電元件，2013，（4）：8-12.endprint