MIPI接口高速接收電路設計

李文嘉　權(quán)磊

摘要：MIPI-DSI是MIPI聯(lián)盟針對移動設備提出的一種高速、低功耗的串行接口，可滿足高分辨率顯示，降低顯示模塊功耗的需求。該文設計了應用于顯示驅(qū)動芯片MIPI接口的高速接收電路，包括可校準輸入終端電阻、帶輸入失調(diào)補償?shù)母咚俦容^器以及串行轉(zhuǎn)并行模塊。仿真結(jié)果表明，單通道數(shù)據(jù)傳輸率可達到1Gbps。

關(guān)鍵詞：移動產(chǎn)業(yè)處理器接口；高速接收電路；失調(diào)補償

中圖分類號：TN432 文獻標識碼：A 文章編號：1009-3044（2017）17-0224-03

1概述

移動產(chǎn)業(yè)處理器接口MIPI（mobile industry processor inter-face）是為移動應用處理器制定開放標準，旨在為移動設備內(nèi)部的攝像頭、顯示屏、射頻/基帶等提供標準化接口。它使這些設備的接口既能增加帶寬、提高性能，同時又能降低成本、復雜度、功耗以及電磁干擾。MIPI并不是一個單一的接口或協(xié)議，而是包含了一套協(xié)議和標準，以滿足各種子系統(tǒng)獨特的需求。D-PHY提供了主機和從機之間的同步物理連接。一個典型的DPHY配置包含一個時鐘通道模塊和一至四個數(shù)據(jù)通道模塊。D-PHY采用差分信號與另一端的D-PHY連通以高速傳輸圖像數(shù)據(jù)，低速傳輸控制與狀態(tài)信息則采用單端信號進行。

本文中的MIPI接口用于顯示驅(qū)動芯片，基于MIPI-DSI協(xié)議來設計，包括一個時鐘通道和兩個數(shù)據(jù)通道。全部數(shù)據(jù)通道都可用于單向的高速傳輸，但只有第一條數(shù)據(jù)通道才可用于低速雙向傳輸，從屬端的狀態(tài)信息、像素等是通過該數(shù)據(jù)通道返回。時鐘通道專用于在高速傳輸數(shù)據(jù)的過程中傳輸同步時鐘信號。高速接收電路是MIPI接口實現(xiàn)高傳輸速率的關(guān)鍵模塊，在本文中，時鐘通道和兩個數(shù)據(jù)通道采用相同的高速接收電路結(jié)構(gòu)，單通道數(shù)據(jù)傳輸速率可達到1Gbps。

2電路結(jié)構(gòu)

在高速模式下，主機端的差分發(fā)送模塊以差分信號驅(qū)動互連線，高速通道上呈現(xiàn)兩種狀態(tài)：differential-0和differential-1。從屬端的高速接收單元將低擺幅的差分數(shù)據(jù)通過高速比較器轉(zhuǎn)換成邏輯電平。在串行轉(zhuǎn)并行模塊中，高速時鐘對數(shù)據(jù)進行雙沿采樣，將高速串行數(shù)據(jù)轉(zhuǎn)換成兩路并行數(shù)據(jù)，交給后續(xù)數(shù)字電路處理。高速接收單元的總體電路結(jié)構(gòu)如圖1所示。

2.1輸入終端電阻

由于輸入數(shù)據(jù)信號頻率高，需要進行阻抗匹配，因此在比較器的差分輸入端dp/dn之間跨接了100歐姆終端電阻，由開關(guān)進行控制，當系統(tǒng)要進行高速數(shù)據(jù)傳輸時，就將該終端電阻使能。由于電阻值隨工藝角、溫度等變化比較大，因此在終端電阻R0（50歐姆）的基礎上增加了三個電阻，分別由三位控制信號控制，可通過改變控制字改變電阻大小，使終端電阻值在各工藝角及溫度下均能滿足協(xié)議要求。比較器終端電阻電路結(jié)構(gòu)如圖2所示。

終端電阻的校準，需要通過如圖3所示的RTUN模塊來實現(xiàn)。它的原理是利用片外精準電阻對片內(nèi)電阻進行校準?；鶞孰娐樊a(chǎn)生的基準電壓vbg（1.2V）經(jīng)過buffer在片外6.04K電阻上產(chǎn)生電流，用同樣大小的電流ires流經(jīng)片內(nèi)電阻產(chǎn)生電壓與rex-tv（1.2V）進行比較，觀察比較器的輸出。通過setrd<2：0>來控制W<2：0>這三個開關(guān)，從000到111掃描，再從111到000掃描，改變片內(nèi)電阻大小，觀察比較器輸出cmpout信號的變化，從而得到使得片內(nèi)電阻最接近6.04K的控制字。圖2中的比較器終端電阻采用與該模塊相同類型的電阻，以及成比例的電阻關(guān)系。當RTUN模塊完成校準后，得到的控制字setrd<2：0>同時控制比較器的終端電阻，從而使得比較器終端電阻接近100歐姆。

2.2高速比較器

在MIPI接口的高速接收單元中，高速比較器是核心部件。圖4是高速比較器的電路結(jié)構(gòu)。由于輸入數(shù)據(jù)是高速低擺幅的信號（例如140mV），比較器的輸入失調(diào)電壓有可能會引起接收數(shù)據(jù)錯誤，嚴重影響系統(tǒng)性能。因此，該比較器增加了offset校準功能，在每次進行數(shù)據(jù)傳輸之前，對電路進行一次校準，以減小輸入失調(diào)電壓對系統(tǒng)性能的影響。

輸入失調(diào)電壓校準是通過圖4中的CAL2模塊來實現(xiàn)。在這里，增加了iconst和itrimm兩路電流，其中ieonst電流保持不變，itrimmm電流可通過五位控制信號進行調(diào)節(jié)，在默認控制字10000時，immm電流與iconst大小相同，對應的是沒有輸入失調(diào)的情況。

一般來說，比較器的失調(diào)電壓主要是由于輸入管不完全對稱引起的。當比較器存在輸入失調(diào)時，流經(jīng)DPAIR2模塊中輸人對管的電流會不一致，從而造成流入NLOAD2模塊的電流大小也不一致。此時通過改變控制字，使itrimm電流與iconst電流大小不同，在NLOAD2模塊中通過電流鏡補償輸入對管引起的電流差異，使得vpp和vpn端口剩下的電流一致，從而實現(xiàn)offset補償。

校準時，將比較器差分輸入端連接到地，通過對五位控制字從00000到11111掃描，再從11111到00000掃描，觀察比較器的輸出，從而得到合適的控制字，實現(xiàn)offset校準。經(jīng)仿真表明，該電路可實現(xiàn)+/-30mV的失調(diào)電壓校準。

2.3串行轉(zhuǎn)并行電路

低擺幅的串行差分數(shù)據(jù)經(jīng)高速比較器轉(zhuǎn)換成邏輯電平后，在串行轉(zhuǎn)并行模塊中，高速時鐘對其進行雙沿采樣，并最終變成兩路并行數(shù)據(jù)douts和douts<1>輸出至數(shù)字電路，同時還給數(shù)字電路提供同步時鐘clkdig。該模塊電路結(jié)構(gòu)如圖5所示。

3電路仿真

該電路采用umc80ehv工藝設計，并采用Cadence Spectre對其進行仿真。仿真結(jié)果表明，在1Gbps傳輸數(shù)據(jù)率時，模擬電路消耗電流為0.5mA，數(shù)字動態(tài)電流為2mA。

圖5為高速接收電路仿真結(jié)果，左邊為TT工藝角-40度時情況，右邊為TT工藝角125度時情況。其中dp/dn是差分輸入信號，為500MHz的正弦信號，幅度140mV。net58/net55為比較器的差分輸出波形，douta<0>/douta<1>為整形后的比較器差分輸出，而douts<0>和douts<1>為經(jīng)500MHz時鐘雙沿采樣后的兩路并行輸出。

圖6為高速接收單元偽隨機數(shù)傳輸仿真結(jié)果。通過在高速接收模塊輸入端加低擺幅（140mV）的偽隨機數(shù)據(jù)信號，觀察輸出端信號，判斷電路是否能正確接收傳輸數(shù)據(jù)。此時采樣時鐘為500MHz，實現(xiàn)的傳輸數(shù)據(jù)率為1Gbps。從圖上可以看到，高速接收電路正確的將輸入數(shù)據(jù)接收下來。

4結(jié)束語

MIPI應用的方面很廣，幾乎涵蓋了移動終端的所有設備，越來越多的軟硬件廠商加入到MIPI聯(lián)盟中。高速接收單元是MIPI接口的關(guān)鍵模塊，本文完成了一個基于MIPI-DSI規(guī)范的高速接收電路，應用于顯示驅(qū)動芯片的MIPI接口中。電路包括了可校準輸入電阻終端、帶輸入失調(diào)補償?shù)母咚俦容^器以及串行轉(zhuǎn)并行模塊，實現(xiàn)了單通道1Gbps的數(shù)據(jù)傳輸率。