一種量產(chǎn)模式同測DRAM芯片數(shù)據(jù)寫入的方法

王帆

摘 要：介紹一種量產(chǎn)模式下，同測DRAM（Dynamic Random Access Memory 動態(tài)隨機存儲器）芯片數(shù)據(jù)寫入的方法。該方法通過芯片數(shù)據(jù)通道與測試機臺測試寄存器向量之間的動態(tài)再分配，將同測DRAM芯片的串行數(shù)據(jù)寫入模式，轉(zhuǎn)換為并行數(shù)據(jù)寫入模式，再通過串并結(jié)合的方式實現(xiàn)所有同測芯片的數(shù)據(jù)寫入。該方法能夠縮短測試時間，節(jié)約測試成本。

關(guān)鍵詞：DRAM 量產(chǎn) 數(shù)據(jù)寫入 串行 并行 串并結(jié)合

中圖分類號：F540.3 文獻標(biāo)識碼：A 文章編號：1674-098X（2017）04（c）-0152-02

現(xiàn)有的DRAM量產(chǎn)測試中，為了縮短測試時間達到節(jié)約測試成本的目的，芯片的同測數(shù)目很大。目前，大規(guī)模DRAM晶圓級量產(chǎn)的同測數(shù)至少為256芯片同測[1]。

對于多數(shù)測試項，同測芯片寫入的都是相同的數(shù)據(jù)以保證每個芯片具有相同的健壯性。但是對于一些特殊的測試需求，比如針對每個芯片DC參數(shù)目標(biāo)值調(diào)節(jié)時，同測芯片有寫入不同數(shù)據(jù)的需求。目前，該類型測試采用串行的執(zhí)行方式：（1）單個芯片上電；（2）循環(huán)數(shù)據(jù)鏈長度，完成單個芯片的數(shù)據(jù)寫入；（3）激活單個芯片使之不受下剩余芯片目標(biāo)數(shù)據(jù)寫入的影響；（4）剩余芯片重復(fù)1～3步，最終完成所有同測芯片目標(biāo)數(shù)據(jù)的寫入。這種芯片間串行數(shù)據(jù)寫入方式導(dǎo)致測試時間過長，測試成本增加。

1 串行數(shù)據(jù)寫入轉(zhuǎn)并行數(shù)據(jù)寫入

以提升測試效率，減少測試時間為目的，串行的數(shù)據(jù)寫入不能滿足DRAM大規(guī)模量產(chǎn)的需求，因此一種并行數(shù)據(jù)寫入的方法被應(yīng)用于DRAM的測試中。

1.1 愛德萬DRAM專用測試機臺D寄存器

目前，DRAM的晶圓測試普遍采用愛德萬[2]的專用測試機臺，芯片的數(shù)據(jù)寫入通過DQ管腳實現(xiàn)。給DQ管腳賦值采用愛德萬測試機臺的D寄存器實現(xiàn)，該寄存器表征為36個二進制位。假設(shè)一款芯片的測試模式需要采用一位DQ進行數(shù)據(jù)的寫入，在傳統(tǒng)的量產(chǎn)模式下，同測DRAM所有芯片的DQ管腳均采用D寄存器其中的一位進行賦值，例如Bit35。因此，當(dāng)要求對同測芯片寫入不同數(shù)據(jù)時，只能采用串行的測試模式以滿足測試需求。

1.2 同測芯片寄存器管腳再分配實現(xiàn)并行數(shù)據(jù)寫入

愛德萬測試機臺的D寄存器有36位，因此當(dāng)一款芯片的測試模式只需要一位DQ實現(xiàn)數(shù)據(jù)寫入時，D寄存器可以同時給36個芯片的DQ賦值。即同測芯片1至36的DQ依次由D寄存器的Bit0至Bit35賦值。由于D寄存可以對36個芯片的DQ進行獨立賦值，因此，每個芯片寫入的數(shù)據(jù)相互獨立，循環(huán)一次數(shù)據(jù)鏈長度即可實現(xiàn)36同測模式的數(shù)據(jù)并行寫入[3]。

1.3 應(yīng)用實例

一款DRAM的測試模式為4芯片同測，芯片的數(shù)據(jù)寫入通過一位DQ實現(xiàn)；測試項要求對一個9位長度的數(shù)據(jù)鏈進行寫入，以保證每個芯片的測試參考電壓值在同一水平。

受DRAM制造工藝的影響，芯片間的DC實測值不同，因此，為了達到同一電壓，每個芯片需要寫入不同的目標(biāo)數(shù)據(jù)鏈。假設(shè)芯片1、2、3、4的DC數(shù)據(jù)鏈目標(biāo)值依次為b'000000001、b'000000010、b'000000100和b'000001000。

當(dāng)采用串行方法實現(xiàn)同測的4個芯片數(shù)據(jù)鏈的寫入時，第一步，4個芯片的DQ管腳均采用D寄存器的Bit35進行數(shù)據(jù)寫入；第二步，芯片1上電，且D寄存器賦值為Bit【35：27】等于b'000000001，D寄存器左移9次，完成芯片1數(shù)據(jù)鏈的寫入；第三步，芯片1激活。重復(fù)步驟2-3，使剩余的3個芯片寫入正確的數(shù)據(jù)鏈目標(biāo)值。假設(shè)1次移位所需的時間為愛德萬測試機臺的最小時鐘周期7NS，4個同測芯片移位所需時間為252NS（7NS*9次*4個芯片）。

采用并行方法進行數(shù)據(jù)鏈的寫入如圖1所示，4個芯片的DQ管腳采用D寄存器的不同位進行賦值，因此只需進行一次左移9次的循環(huán)即可：當(dāng)?shù)谝淮巫笠茣r，D寄存器的賦值為D賦值1；第二次左移時，D寄存器的賦值為D賦值2；重復(fù)左移動作；當(dāng)?shù)诰糯巫笠仆瓿珊螅?個芯片同時實現(xiàn)目標(biāo)數(shù)據(jù)鏈的寫入。采用4芯片并行操作用時為63NS（7NS*9次），是串行操作耗時的四分之一，且并行數(shù)據(jù)寫入數(shù)據(jù)鏈的優(yōu)勢隨芯片同測數(shù)的增加變得明顯。

2 并行與串行相結(jié)合，實現(xiàn)DRAM量產(chǎn)需求

通常在DRAM的量產(chǎn)測試中，一次起測對應(yīng)的同測芯片數(shù)目不會只為36，為256同測，甚至512同測，而愛德萬的D寄存器長度為36位。因此僅采用并行的方式，不能實現(xiàn)所有同測芯片的數(shù)據(jù)寫入。在實際量產(chǎn)測試中，采用并行和串行相結(jié)合的方式，實現(xiàn)所有同測芯片數(shù)據(jù)鏈的寫入。如圖2所示，該圖給出了串并相結(jié)合的數(shù)據(jù)寫入方式流程圖。實際測試中，當(dāng)同測芯片有寫入不同數(shù)據(jù)的需求時，第一步，編寫代碼檢查每個芯片數(shù)據(jù)寫入需要的DQ數(shù)量，以及當(dāng)前測試的同測芯片數(shù)量，計算出最優(yōu)化分組方式；第二步，自動調(diào)整D寄存器在芯片管腳之間的再分配，實現(xiàn)一組芯片的數(shù)據(jù)寫入；第三步，激活該組芯片使之不再響應(yīng)機臺外部指令；第四步，對剩余的每一組芯片重復(fù)第二步和第三步，直至所有分組芯片完成，最終實現(xiàn)所有同測芯片目標(biāo)數(shù)據(jù)的寫入。

3 結(jié)語

本文通過對芯片DQ寄存器的再分配，實現(xiàn)了一組同測芯片一次性并行寫入不同數(shù)據(jù)鏈的需求，通過串行的方式，完成了芯片分組間的循環(huán)，最終在DRAM的大規(guī)模量產(chǎn)中，快速的實現(xiàn)了每個芯片不同數(shù)據(jù)鏈目標(biāo)值的寫入，節(jié)約了測試時間，降低了測試成本。

參考文獻

[1] FormFactor針對DRAM市場推出12寸全晶圓測試[J].電子工程世界，2009-12.

[2] ATL-51Test Plan ProgramReference Manual，ADVANTEST CORPORATION，2002.

[3] Robert L. Jacob，J. Walter Larson.Parallel Data Transfer in theModel Coupling Toolkit[J].Mathematics and Computer Science Division.2017.