基于a-IGZO TFTs的低功耗D觸發(fā)器設(shè)計*

姚若河 林少龍

(華南理工大學(xué) 電子與信息學(xué)院， 廣東 廣州 510640)

基于a-IGZO TFTs的低功耗D觸發(fā)器設(shè)計*

姚若河 林少龍

(華南理工大學(xué) 電子與信息學(xué)院， 廣東 廣州 510640)

設(shè)計了一個基于Pseudo-CMOS邏輯門的低功耗異步復(fù)位D觸發(fā)器電路.該D觸發(fā)器全部由n型a-IGZO TFTs(薄膜晶體管)構(gòu)成，采用動態(tài)負(fù)載替代Pseudo-CMOS拓?fù)渲械亩O管連接負(fù)載，通過減少電路導(dǎo)通的概率來降低靜態(tài)功耗.電路的輸出級為鎖存器，通過反饋通路減少由動態(tài)負(fù)載造成的輸出擺幅降低對延遲的影響.將該D觸發(fā)器應(yīng)用于環(huán)行移位寄存器的設(shè)計中，結(jié)果表明，該觸發(fā)器電路可有效降低或非門邏輯電路中的靜態(tài)功耗．

薄膜晶體管; D觸發(fā)器; 動態(tài)負(fù)載; 移位寄存器

薄膜晶體管(TFTs)的有源層材料有非晶硅(a-Si∶H)、多晶硅(Poly-Si)、非晶氧化物和有機(jī)材料等.非晶硅由于遷移率低(約為1 cm2/(V·s))使其TFTs難以構(gòu)建高速電路，而多晶硅和以非晶銦鎵鋅氧 (a-IGZO)為代表的非晶氧化物的遷移率比非晶硅高出一至兩個數(shù)量級.但多晶硅中固有晶界的存在使其在大面積制備時難以保證好的均勻性.而a-IGZO TFTs具有大面積制備時均勻性好和遷移率較高的優(yōu)點[1]，可以在室溫工藝溫度下制備，并可直接在柔性廉價塑料襯底上制備[2].近年a-IGZO TFTs被廣泛應(yīng)用于有源矩陣液晶顯示器[3]、有機(jī)發(fā)光二極管顯示[4]、存儲器[5]、射頻識別技術(shù)[6- 7]、近距離無線通訊技術(shù)[8]等領(lǐng)域．

a-IGZO TFTs由于有源層材料存在內(nèi)在施主，目前尚難于制備出性能一致的p型管和n型管[9]，使其電路設(shè)計中不能運用現(xiàn)代CMOS電路設(shè)計技術(shù).單極型TFTs邏輯電路設(shè)計中常見設(shè)計方法有二極管連接[6]和零點連接[10]，但這兩種設(shè)計存在較大靜態(tài)功耗和較差噪聲容限.為了優(yōu)化電路性能，一些特殊結(jié)構(gòu)的薄膜晶體管被提出，如雙柵型結(jié)構(gòu)[8，11- 12]、集成耗盡型/增強(qiáng)型結(jié)構(gòu)[13]等.另一種優(yōu)化方法是從電路結(jié)構(gòu)進(jìn)行,自舉結(jié)構(gòu)[14]、電平位移[12]、Pseudo-CMOS結(jié)構(gòu)[15- 16]相繼被提出.其中Pseudo-CMOS結(jié)構(gòu)是目前TFT技術(shù)中性能較好的一種電路結(jié)構(gòu)[16]，可以在低供電電壓下獲取較高噪聲容限和較高開關(guān)速度，但Pseudo-CMOS電路仍存在較大靜電功耗，與CMOS電路在低功耗的對比中仍有一定的差距．

觸發(fā)器是一個具有記憶功能、兩個穩(wěn)定狀態(tài)的信息存儲器件，是構(gòu)成多種時序電路的最基本邏輯單元.文中基于Pseudo-CMOS邏輯單元構(gòu)建異步復(fù)位D觸發(fā)器，采用動態(tài)負(fù)載代替Pseudo-CMOS拓?fù)浣Y(jié)構(gòu)中二極管連接負(fù)載，減少了電路中的靜態(tài)功耗．

1 電路設(shè)計

1.1 異步復(fù)位D觸發(fā)器

圖1為一種僅用或非門實現(xiàn)上升沿觸發(fā)并帶有異步復(fù)位功能的D觸發(fā)器[16].該D觸發(fā)器將復(fù)位信號RST和時鐘信號CLK經(jīng)由門電路實現(xiàn)對輸入D的控制，輸出一對互補信號Q和Qb.通過對該觸發(fā)器的分析，圖中用虛線表示的傳輸線可以省略掉，進(jìn)而或非門G4變?yōu)槎斎?該傳輸線是為門G4提供輸入D的反相信號，但是由于門G3輸出至門G4傳輸線的存在，該傳輸線的去除并不影響原有的維持功能．

圖1 異步復(fù)位D觸發(fā)器

1.2 觸發(fā)器門電路優(yōu)化

Pseudo-CMOS邏輯單元是一種魯棒性足夠應(yīng)對低成本柔性襯底和制造方法所造成的工藝偏差的電路結(jié)構(gòu).上述D觸發(fā)器中采用Pseudo-CMOS邏輯結(jié)構(gòu)的或非門構(gòu)成.雖然對于n型TFTs而言，或非門的對地電導(dǎo)率更小，但相比與非門電路其在等概率輸入下電路的導(dǎo)通概率更大，即由或非門構(gòu)成的電路會產(chǎn)生更大的靜態(tài)功耗．

圖2(a)為Pseudo-CMOS邏輯單元的一個二輸入或非門.當(dāng)輸入VIN1和VIN2同為低電平時，下拉網(wǎng)絡(luò)(M2a、M2b、M4a、M4b)均截止，靜態(tài)電流保持一個低的水平，輸出電平由M2和M3按照電壓跟隨器的原理輸出高電平.當(dāng)輸入VIN1和VIN2任一為高電平時，VIM被拉低，輸出上拉管M3被截止，而下拉管M4a或M4b處于強(qiáng)導(dǎo)通狀態(tài)，此時輸出VOUT接近接地GND水平.通過引入額外電壓源VSS進(jìn)行后調(diào)節(jié)，改善電壓轉(zhuǎn)移曲線和輸出擺幅.因此Pseudo-CMOS或非門能有效改善輸出擺幅，具有無比邏輯的特性．

圖2 兩種二輸入或非門的原理

如果存在輸入VIN1或者VIN2的反向信號，將反向信號VIN_UP接入M1的柵極使得M1管由二極管接法負(fù)載變成動態(tài)負(fù)載，如圖2(b)所示.由于在或非門電路中，只有在輸入均為低電平時才需要由上拉管M1將VIM信號上拉，所以該電路仍能實現(xiàn)或非邏輯，且在輸入等概率情況下電路的導(dǎo)通概率由3/4降低至1/4.該電路由于輸入的反向信號最高等于電源電壓VDD，不能配合額外電壓源VSS進(jìn)行后調(diào)節(jié)，輸出擺幅不能達(dá)到軌至軌．

由于門G5與G6構(gòu)成鎖存器存在反饋通路對輸入的高電平不敏感，且圖1的D觸發(fā)器電路中門G3和門G4都存在輸入方向的信號，因此可采用動態(tài)負(fù)載結(jié)構(gòu)，具體電路分別對應(yīng)圖3(a)和(b).圖3(a)中僅當(dāng)VG2為高電平，RST或CLK也為高電平時，M1和M2a同時打開，才會有靜態(tài)電流形成.同理，圖3(b)中在VG2為高電平且VG3也為高電平時，M1和M2a同時打開，才會形成導(dǎo)電通路．

圖4是動態(tài)負(fù)載D觸發(fā)器在625kHz頻率的時鐘信號下的仿真時序圖，圖4(a)-(c)分別是時鐘信號CLK、復(fù)位信號RST、輸入信號D的時序圖.圖4(d)和(e)是輸出信號Q和Qb的時序圖.可見采用動態(tài)負(fù)載D觸發(fā)器輸出擺幅仍能達(dá)到軌至軌，并未受門G3、G4輸出高電平降低的影響.

圖3 兩個采用動態(tài)負(fù)載Pseudo-CMOS的邏輯門

Fig.3 Two logic gates using dynamic load in Pseudo-CMOS

圖4 D觸發(fā)器的仿真時序圖

1.3 環(huán)行移位寄存器

移位寄存器在柔性電子產(chǎn)品比如RFID標(biāo)簽中作為一個重要的功能塊，可以由D觸發(fā)器實現(xiàn).如圖5所示.該電路使用D觸發(fā)器實現(xiàn)一個四位并行輸出的環(huán)行移位寄存器.在射頻識別(RFID)標(biāo)簽中，移位寄存器用以產(chǎn)生位選信號讀取只讀存儲器(ROM)中數(shù)據(jù)[16].該環(huán)行移位寄存器可以自發(fā)產(chǎn)生位選信號，可以通過RST復(fù)位恢復(fù)至初始位選信號.圖6為該移位寄存器的仿真時序圖.圖6(a)和(b)分別為輸入時鐘信號CLK和復(fù)位信號RST，圖6(c)-(f)為環(huán)行移位寄存器的四位平行輸出.通過環(huán)行移位寄存器可以檢測出在具體電路中動態(tài)負(fù)載D觸發(fā)器的功耗和延遲表現(xiàn)．

圖5 并行輸出環(huán)行移位寄存器

圖6 環(huán)行移位寄存器仿真時序圖

2 仿真結(jié)果與討論

為了對不同拓?fù)浣Y(jié)構(gòu)的單極型D觸發(fā)器[10，16- 17]的性能進(jìn)行比較，參與對比分析的D觸發(fā)器都采用了Pseudo-CMOS邏輯結(jié)構(gòu),并在hspice仿真器中進(jìn)行仿真.由于目前沒有a-IGZO TFTs的spice模型， 仿真過程中使用的模型是通過提取到相應(yīng)的a-IGZO TFTs的數(shù)據(jù)對Rensselaer Polytechnic Institute(RPI) a-Si∶H TFT模型的參數(shù)修改得到[18- 19].該晶體管的主要參數(shù)為:遷移率μo=38.7 cm2/(V·s)，閾值電壓VTH=2.557 V，亞閾值擺幅S=0.223 5 V/dec．

表1給出不同D觸發(fā)器在625 kHz時鐘信號下的仿真結(jié)果. 表1中：VH和VL分別代表輸出最大電壓和最低電壓;tRST-to-Q和tP分別為復(fù)位延時和傳播延時；tRISE和tFALL分別為輸出上升和下降時間；s為數(shù)據(jù)開關(guān)活動性，表示在一定時間內(nèi)輸出數(shù)據(jù)改變次數(shù)與時鐘觸發(fā)沿到達(dá)觸發(fā)器的個數(shù)之比.s=0.5代表每經(jīng)過兩個時鐘觸發(fā)沿，輸出數(shù)據(jù)才改變1次，s=0.0表示輸入恒定不變.從表1中可知，Huang等[17]采用nMOS傳輸管和反相器構(gòu)成的D觸發(fā)器在輸出恒為高電平時略低于或非門方案[16],其他情況下功耗都是最大，而采用動態(tài)負(fù)載的D觸發(fā)器僅在輸入恒為高電平時(D=20V，s=0.0)和Cantatore等[10]的功耗接近，其他情況中功耗均為最小.由于采用動態(tài)負(fù)載D觸發(fā)器與Huang等[16]都由或非門構(gòu)成，從表1中可以發(fā)現(xiàn)，兩種觸發(fā)器在輸出信號的各自延時均表現(xiàn)較好.動態(tài)負(fù)載D觸發(fā)器中鎖存器的輸入沒有達(dá)到最高擺幅會影響延遲，但從表1中可以看出，因為鎖存器正反饋通路的存在對延遲影響不明顯，仍保持或非門在延遲方面的良好性能.在功耗延遲積(PDP)方面，動態(tài)負(fù)載D觸發(fā)器具有最低的值．

表1 D觸發(fā)器仿真結(jié)果對比1)

1)仿真中所有門電路中管M1、M2、M3、M4的長度為8 μm，寬度設(shè)為24、72、80、80 μm，門電路中多輸入管的管寬一致.

表2給出不同觸發(fā)器構(gòu)成環(huán)行移位寄存器在1.25 MHz時鐘信號下經(jīng)過10 μs仿真時間的仿真結(jié)果.動態(tài)負(fù)載D觸發(fā)器構(gòu)成的移位寄存器保持了或非門電路在延遲方面優(yōu)勢，同時相比其他3種D觸發(fā)器在移位功耗上分別減少了13.3%、46.0%和45.1%．

表2 環(huán)行移位寄存器仿真結(jié)果對比

3 結(jié)語

文中在Pseudo-CMOS邏輯結(jié)構(gòu)的門電路中采用動態(tài)負(fù)載減小門電路的導(dǎo)通概率，實現(xiàn)低功耗D觸發(fā)器.該D觸發(fā)器全部由n型a-IGZO TFT管構(gòu)成，其中鎖存器通過反饋通路減少由動態(tài)負(fù)載造成的輸出擺幅降低對延遲的影響.最后在Hspice仿真器中進(jìn)行仿真.從仿真結(jié)果可見，在n型MOS管電路中采用動態(tài)負(fù)載D觸發(fā)器可以在保留或非門電路延遲優(yōu)勢的同時有效降低或非門邏輯電路中靜態(tài)功耗，平衡單極型電路設(shè)計中與非門電路和或非門電路延遲和功耗的矛盾．

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Design of a Low-Power Consumption D Flip-Flop on the Basis of a-IGZO TFTs

YAORuo-heLINShao-long

(School of Electronic and Information Engineering, South China University of Technology,Guangzhou 510640,Guangdong,China))

Proposed in this paper is a low-power consumption D flip-flop circuit with asynchronous reset on the basis of Pseudo-CMOS logic gates, which consists of n-type a-IGZO TFTs (Thin Film Transistors), replaces the dio-deload in Pseudo-CMOS topology with dynamic load, and decreases the static power consumption by reducing the conduction probability of the circuit.The output stage of the circuit is a latch, and the effect of dynamic load-caused output swing decrement on the delay is reduced through a feedback path.The proposed D flip-flop is then applied to the design of a ring shift register.The results show that the trigger circuit can reduce the static power consumption in NOR gate logic circuit effectively．

thin film transistor; D flip-flop; dynamic load; shift register

2016- 05- 29

國家自然科學(xué)基金資助項目(61274085)；廣東省科技計劃項目(2015B090909001) Foundation items: Supported by the National Natural Science Foundation of China(61274085) and the Science and Technology Research Projects of Guangdong Province(2015B090909001)

姚若河(1961-),男,教授,博士生導(dǎo)師,主要從事集成電路系統(tǒng)設(shè)計、半導(dǎo)體物理及器件研究.E-mail：phryao@scut.edu.cn

1000- 565X(2017)03- 0042- 06

TN 44

10.3969/j.issn.1000-565X.2017.03.006