基于FPGA的多通道雙頻數(shù)字接收機(jī)設(shè)計(jì)

栗明

摘 要：FPGA提供了大量的可編程DSP處理器的靈活性，且具有較高的實(shí)時(shí)性能。開(kāi)發(fā)一種基于FPGA的多通道雙頻數(shù)字接收機(jī)的軟件雷達(dá)，探討數(shù)字下變頻（DDC）技術(shù)，并介紹一款基于FPGA的并行處理架構(gòu)。該FPGA采用基于塊的設(shè)計(jì)，由ADC接口模塊、DDC模塊以及DSP接口模塊組成。整個(gè)多通道DDC處理過(guò)程由Virtex-6 FPGA完成，并且已應(yīng)用于雷達(dá)系統(tǒng)。實(shí)驗(yàn)驗(yàn)證了該數(shù)字接收機(jī)的可行性。

關(guān)鍵詞關(guān)鍵詞：多通道；DDC；數(shù)字接受機(jī)；FPGA

DOIDOI：10.11907/rjdk.161356

中圖分類(lèi)號(hào)：TP319

文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1672-7800（2016）008-0080-03

0 引言

現(xiàn)代雷達(dá)在很大程度上依賴(lài)于DSP處理器，能夠?qū)崿F(xiàn)高水平的系統(tǒng)性能和靈活性。軟件雷達(dá)是一款采用開(kāi)源系統(tǒng)架構(gòu)、可重新編程的雷達(dá)系統(tǒng)。通常，ADC的采樣速率為100～500 MHZ。隨著無(wú)線(xiàn)電技術(shù)的發(fā)展，軟件無(wú)線(xiàn)電需要在數(shù)字前端處理速率工作。數(shù)據(jù)處理速率大大超過(guò)了現(xiàn)有DSP處理器的能力范圍。

FPGA具有并行處理的特點(diǎn)，并且可以使DSP具有較高的數(shù)據(jù)處理速率，而無(wú)需ASIC技術(shù)。它提供了可重復(fù)編程解決方案，這是軟件雷達(dá)的一個(gè)重要屬性[1]。

因此，F(xiàn)PGA很容易達(dá)到所要求的軟件雷達(dá)的可編程處理性能，實(shí)現(xiàn)了簡(jiǎn)化的系統(tǒng)升級(jí)。文獻(xiàn)[2]給出了基本的數(shù)字雷達(dá)接收機(jī)的設(shè)計(jì)原理和結(jié)構(gòu)。

1 DDC算法

數(shù)字接受收機(jī)的典型架構(gòu)如圖1所示，包括數(shù)字混合器、數(shù)字本機(jī)振蕩器（LO）和數(shù)字低通濾波器。向下轉(zhuǎn)換處理通過(guò)與本地振蕩器信號(hào)進(jìn)行混頻來(lái)實(shí)現(xiàn)。濾波器主要完成抽取、帶寬控制和接收機(jī)均衡的功能，輸出信號(hào)被傳輸?shù)紻SP處理器作為后續(xù)信號(hào)處理。

1.1 DDC技術(shù)

假設(shè)所接收的信號(hào)是正弦的，可以表示為：

1.2 FIR濾波器

通常，在高采樣率下，ADC的性能優(yōu)于DSP。頻率混合處理后，輸出信號(hào)的數(shù)據(jù)速率仍保持不變。因此，通過(guò)濾波器中抽樣過(guò)程來(lái)減少過(guò)采樣信號(hào)的采樣速率是必不可少的。

如圖1所示，應(yīng)用于數(shù)字接收機(jī)中的數(shù)字濾波器是由3個(gè)階段的濾波器組成： CIC濾波器、CFIR濾波器和整形濾波器，所有這些都是FIR濾波器。本文采用直型結(jié)構(gòu)的FIR濾波器，其具有高速和通用性強(qiáng)的優(yōu)點(diǎn)，適合于變量參數(shù)濾波器[3]。

數(shù)字濾波器也可以視為一種抽取濾波器，主要負(fù)責(zé)在減少采樣率過(guò)程中，引入抗混迭的方法[4]。CIC濾波器是一種常用的抽取濾波器[5]，主要由兩部分組成，積分器和梳狀濾波器級(jí)聯(lián)而成?？紤]到CIC濾波器是一個(gè)FIR濾波器，其擁有線(xiàn)性相位和簡(jiǎn)單的結(jié)構(gòu)，通常作為抽取的第一個(gè)階段。一個(gè)單一的阻帶衰減級(jí)CIC濾波器是13.46dB，不能滿(mǎn)足工程應(yīng)用要求。為了增加阻帶衰減，本文采取了多級(jí)CIC濾波器。

5級(jí)CIC濾波器的阻帶衰減約為67dB，它可以應(yīng)用于工程應(yīng)用中。設(shè)置抽取率M=10來(lái)降低采樣率，其可以從4～1 024進(jìn)行配置。

然而，需要濾波器具有合理的平坦的通帶和窄的過(guò)渡帶。由于其彎曲的通帶增益和寬的過(guò)渡帶，CIC濾波器自身不能夠滿(mǎn)足如此需求[6-7]。CFIR用來(lái)消除CIC濾波器的缺陷。CIC濾波器補(bǔ)償參數(shù)分別為23級(jí)，采樣率為原來(lái)的2倍。

第三級(jí)濾波器是一個(gè)63級(jí)的整形濾波器，其輸入降低了2倍。整形技術(shù)用于兩個(gè)通帶的同時(shí)改進(jìn)和輸入的停止波段。

2 數(shù)字接收機(jī)設(shè)計(jì)

2.1 硬件設(shè)計(jì)

硬件設(shè)計(jì)主要基于FPGA和DSP架構(gòu)?？紤]實(shí)時(shí)處理性，設(shè)計(jì)了并行操作。硬件架構(gòu)如圖2所示。

Virtex-6 FPGA配置了Flash。ADSP TS201S處理器和FPGA通過(guò)總線(xiàn)進(jìn)行互相通信。LTC2185是雙通道的ADC，通過(guò)串行外設(shè)接口協(xié)議進(jìn)行控制。ADCLK954是復(fù)用時(shí)鐘緩沖器，它給ADC和ADC接口模塊提供一個(gè)時(shí)鐘信號(hào)。

2.2 FPGA設(shè)計(jì)

數(shù)字接收機(jī)的軟件基于Virtex-6 FPGA設(shè)計(jì)。通常的FPGA設(shè)計(jì)采用自上而下的模塊化思想，以增強(qiáng)系統(tǒng)的可擴(kuò)展性和操作穩(wěn)定性。圖3為FPGA軟件架構(gòu)，頂層模塊由DDC模塊與DSP的接口模塊組成。所有模塊都用VDHL語(yǔ)言設(shè)計(jì)。

考慮到多通道并行處理，設(shè)計(jì)了8個(gè)采樣通道和4個(gè)ADC接口模塊。每個(gè)ADC接口模塊可以完成2個(gè)通道信號(hào)處理。

ADC是通過(guò)SPI協(xié)議控制。SPI接口模塊給ADC產(chǎn)生控制信號(hào)，從而與數(shù)字接收機(jī)進(jìn)行通信。假設(shè)回波信號(hào)通過(guò)ADC LTC2185以100MHz進(jìn)行采樣，采樣信號(hào)傳送到FPGA，ADC接口模塊將雙倍數(shù)據(jù)速率（DDR）和低電壓差分信號(hào)（LVDS）轉(zhuǎn)化為單數(shù)據(jù)速率（SDR）和單端信號(hào)，然后輸出數(shù)據(jù)存儲(chǔ)在FIFO緩沖區(qū)。ADC接口模塊的輸出被傳送到DDC模塊作為DDC處理8通道信號(hào)。此外，時(shí)分復(fù)用（TDM）模式設(shè)置為200MHZ（兩次抽樣率）。

將雙數(shù)字本機(jī)振蕩器應(yīng)用于兩通道雙頻率DDC處理中。處理后，產(chǎn)生共16個(gè)向下轉(zhuǎn)換通道且輸出存儲(chǔ)在16通道的FIFO中。當(dāng)6通道的FIFO數(shù)據(jù)存儲(chǔ)能力達(dá)到設(shè)定值時(shí)，DSP接口模塊會(huì)產(chǎn)生一個(gè)中斷信號(hào)，并且它與其它部件進(jìn)行通信，以傳送數(shù)據(jù)進(jìn)行后續(xù)處理。

2.3 DDC模塊

DDC模塊以前述DDC技術(shù)為基礎(chǔ)。主要包括數(shù)字控制振蕩器（NCO）、數(shù)字混頻器和濾波器組成。NCO是用來(lái)產(chǎn)生用于混合DDS的正交頻信號(hào)，是一種先進(jìn)的頻率合成技術(shù)[2]。IP核心可以用于創(chuàng)建混頻器。通過(guò)采用上述濾波器相關(guān)參數(shù)進(jìn)行MATLAB仿真，在LogiCORE IP中配置CIC濾波器的IP核心、CFIR和整形濾波器。同時(shí)，模塊還包括以下幾個(gè)子模塊：DDC系統(tǒng)控制、外部時(shí)鐘觸發(fā)和DDC配置。

2.4 DSP接口模塊

DSP接口模塊用來(lái)實(shí)現(xiàn)FPGA和DSP之間的通信。它提供中斷電路、狀態(tài)寄存器、譯碼電路、總線(xiàn)接口和其它組件。

3 FPGA與DSP的實(shí)現(xiàn)

通過(guò)仿真和FPGA測(cè)試，F(xiàn)PGA設(shè)計(jì)有效性得到驗(yàn)證。外部時(shí)鐘信號(hào)是由惠普E4430B產(chǎn)生，采樣頻率為100 MHz。2個(gè)數(shù)字本機(jī)振蕩器的頻率分別設(shè)置為15MHZ和25MHZ。使用HP8226A生成兩個(gè)輸入信號(hào)，其中分別包含了15.010MHZ和25.005MHZ的頻率分量。完成雙頻DDC處理后，F(xiàn)PGA輸出數(shù)據(jù)存儲(chǔ)在緩存中的ADSP TS201S中，可用于后續(xù)對(duì)ADSP TS201S的處理。使用一個(gè)通道輸出數(shù)據(jù)生成MATLAB軟件中的譜，如圖4、圖5所示。從上到下的三幅圖分別代表輸出信號(hào)的實(shí)部和虛部、輸出信號(hào)的頻譜以及相應(yīng)信號(hào)實(shí)部和虛部的頻譜。

圖4中，輸出信號(hào)是一個(gè)10KHZ的單頻信號(hào)，這是15.010MHZ的輸入信號(hào)在15MHZ的本機(jī)振蕩器經(jīng)過(guò)DDC處理后的輸出信號(hào)。同樣，圖5所示的輸出信號(hào)是4.975KHZ的單頻信號(hào)，為25.005MHZ的輸入信號(hào)在25MHZ的本機(jī)振蕩器經(jīng)過(guò)DDC處理后的輸出信號(hào)。

4 結(jié)語(yǔ)

本文提供了一種基于FPGA與ADC的可行的數(shù)字接收機(jī)設(shè)計(jì)方案。FPGA的可重復(fù)編程性使通過(guò)重新裝載FPGA配置來(lái)實(shí)現(xiàn)新變化成為可能，大大簡(jiǎn)化了數(shù)字接收機(jī)的升級(jí)。驗(yàn)證測(cè)試和實(shí)驗(yàn)結(jié)果證明采用并行執(zhí)行處理結(jié)構(gòu)和抽取是一種有效方法?？傊?，高水平的靈活性和實(shí)時(shí)性能在軟件雷達(dá)系統(tǒng)中實(shí)現(xiàn)。

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（責(zé)任編輯：陳福時(shí)）