雷達回波存儲設備的信號完整性研究

范國浩， 楊少博， 張艷兵， 馬鐵華

（1.中北大學 電子測試技術(shù)國家重點實驗室，山西 太原 030051；2.中北大學 儀器科學與動態(tài)測試教育部重點實驗室，山西 太原 030051）

雷達回波存儲設備的信號完整性研究

范國浩1，2， 楊少博1，2， 張艷兵1，2， 馬鐵華1，2

（1.中北大學 電子測試技術(shù)國家重點實驗室，山西 太原 030051；2.中北大學 儀器科學與動態(tài)測試教育部重點實驗室，山西 太原 030051）

該文設計高速雷達回波存儲系統(tǒng)，針對在系統(tǒng)設計過程中可能出現(xiàn)的影響信號傳輸完整性的諸多因素進行分析，并做出多種預防性措施。從主要器件選型、PCB板布局布線、疊層設計以及在PCB板設計制造中結(jié)合IBIS模型與Cadence仿真軟件對所遇到的差分對的反射問題進行分析與研究。在重點分析差分傳輸線理論的基礎上選取高速接口處的1組差分對提取拓撲結(jié)構(gòu)，并對其在進行端接匹配前后接收的信號進行分析及眼圖仿真。實驗結(jié)果表明：采用ESD芯片進行端接處理后所接收的眼圖波形變得整齊，抖動與尖峰明顯減少。目前采取的措施可以確保實際存儲設備工作的可靠性，為工程實踐提供有益的借鑒。

雷達回波；存儲測試；信號完整性；差分對；IBIS模型

0 引 言

雷達技術(shù)向高分辨率方向發(fā)展，增加了雷達回波的信息量，對雷達數(shù)據(jù)記錄設備的速度提出更高要求，同時對存儲設備PCB板的信號傳輸也提出更高要求[1]。本文研究設計了高速雷達回波信號記錄設備，主要針對機載雷達探測其他飛行器飛行中的各種參數(shù)并進行采集與加密存儲。返回陸地后經(jīng)高速接口進行數(shù)據(jù)回讀分析。

對于高速電路有兩個方面的含義：1）從頻率角度考慮，數(shù)字電路的頻率達到或是超過40～50MHz，且工作于此頻率之上的電路占整個系統(tǒng)的1/3。2）考慮信號的上升與下降時間，若某信號的上升時間小于6倍信號傳輸延時即認為是高速信號[2]。本文所采集的激光雷達回波信號的最大頻率為40MHz，采樣頻率為信號頻率的4～10倍，數(shù)據(jù)采用的是LVDS低壓差分形式進行傳輸。對于高速的雷達回波信號采集存儲設備，在PCB板的設計過程中需要對采集、存儲、回讀過程中信號傳輸?shù)耐暾赃M行分析，以最大程度保證信號傳輸?shù)牟皇д嫘訹3-4]。本文針對此問題在系統(tǒng)設計過程中主要從PCB布局布線、疊層設計、差分對設計等方面進行研究，并對差分對信號提出合理的端接，保證數(shù)據(jù)傳輸?shù)耐暾浴?/p>

1 系統(tǒng)結(jié)構(gòu)

系統(tǒng)結(jié)構(gòu)由回波捕捉與信號調(diào)理、主控存儲、讀數(shù)接口和電源等模塊組成?；夭ú蹲脚c信號調(diào)理模塊完成有效信號的捕捉、模數(shù)轉(zhuǎn)換、外部數(shù)據(jù)的匹配、隔離等工作；存儲模塊工作是在主控芯片控制下經(jīng)數(shù)據(jù)緩存電路存入FLASH陣列中。讀數(shù)接口模塊用于設備采集后的數(shù)據(jù)回讀；電源模塊給其他模塊提供穩(wěn)定、精準的各等級電壓。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)框圖

系統(tǒng)上電后各個模塊完成復位操作，回波捕捉電路捕捉到有效的回波信號后使系統(tǒng)觸發(fā)，回波信號經(jīng)信號調(diào)理電路，之后進入模數(shù)轉(zhuǎn)換部分。其輸出類型為LVDS信號，經(jīng)接口芯片轉(zhuǎn)換為TTL信號，經(jīng)FPGA內(nèi)部調(diào)用的FIFO實現(xiàn)高速數(shù)據(jù)緩沖，并在其控制下存儲至FLASH介質(zhì)中。記錄結(jié)束后通過USB3.0讀數(shù)接口將數(shù)據(jù)回讀分析，繼而實現(xiàn)了雷達回波數(shù)據(jù)從采集到高速傳輸，存儲以及回讀等功能。數(shù)據(jù)高速存儲使用流水線的方式存入FLASH芯片，系統(tǒng)邏輯控制時序仿真圖如圖2所示。

圖2 系統(tǒng)邏輯控制時序仿真圖

2 信號完整性研究

PCB板的設計主要是從狹義的信號完整性（SI）、電源完整性（PI）和電磁兼容性（EMC）3個角度出發(fā)[3，5]。從原理圖的設計，元器件的封裝與布局布線，電路板的疊層與參數(shù)等方面統(tǒng)籌協(xié)調(diào)，綜合規(guī)劃。本存儲系統(tǒng)對體積有所要求，導致單位面積PCB板上的元件很多，布局布線的密度也很大。在PCB板的設計制造過程中信號完整性的思想始終貫穿其中[6]。具體的PCB設計過程，如圖3所示。

圖3 PCB設計過程

2.1 主要器件選型

對于高速系統(tǒng)的設計，對主要器件的選型從高速信號傳輸角度也需要進行全面考慮。在滿足系統(tǒng)設計與成本要求的前提下系統(tǒng)的中央控制模塊所采用的可編程邏輯器件為Xilinx公司的Spartan II系列的XC2S50（XCR3256），它擁有1728個宏單元，大大增強了系統(tǒng)的可擴展性。模數(shù)轉(zhuǎn)換器選取具有雙倍速率低壓差分信號輸出的 14位 65MSPS的 ADS6142，在速度與性能上都滿足設計要求。讀數(shù)模塊中USB芯片為CYUSB3014，另外還加有對接口進行保護的ESD防護芯片。

2.2 PCB板的布局布線

在進行仿真和布線之前要先進行預布局，即按照一般的外形因素、機械限制和慣例預先確定關(guān)鍵元器件的位置。器件的布局決定了布線的大致走向和結(jié)構(gòu)、電源和地平面的分割，以及對EMI和噪聲的控制情況[4，7]。PCB布局堅持以下原則：按照信號流動的方向布局各功能模塊在PCB板上的位置；在各功能模塊中以核心器件為中心，將器件歸類布局，盡量使其均勻、整齊、緊湊地圍繞著核心器件，并使元器件之間的引線與連線最簡化；高頻和低頻電路相隔離，模擬與數(shù)字電路相隔離，且數(shù)字器件盡量集中放置以減少走線長度；晶振盡量靠近其驅(qū)動器件，高頻去耦電容放在芯片電源引腳附近[8]。

設計的 PCB板尺寸為 56 mm×82 mm，高速數(shù)據(jù)傳輸系統(tǒng)器件較少，先確定LVDS轉(zhuǎn)換芯片DS92LV090A和USB3.0芯片CYUSB3014的位置，然后依次放置擴展口接插件、FLASH、電源管理芯片、配置芯片，晶振和去耦電容等。在進行前仿真過程中，根據(jù)線長和結(jié)構(gòu)優(yōu)化調(diào)整布局。

2.3 PCB板的疊層設計

設計合理的PCB疊層可以使系統(tǒng)的EMC性能極大改善，同時會使回路的輻射效應大大減弱。穩(wěn)定可靠的電源平面為信號提供理想的返回路徑，使之減少環(huán)路面積[9]。多層板應用于高速數(shù)字系統(tǒng)設計中主要考慮其板層結(jié)構(gòu)設計、介質(zhì)選擇和電源/地層的設計。參考有關(guān)手冊和設計經(jīng)驗，本系統(tǒng)采用的PCB疊層設置如圖4所示。

圖4 PCB疊層參數(shù)設置

系統(tǒng)采用8層PCB設計，總厚度1.67mm。將中間的兩個信號層置于地層與電源層之間，頂部與底部的信號層與底層相鄰。表層走線為微帶線和內(nèi)層走線為帶狀線。loss tangent是介質(zhì)損耗因數(shù)，其類型包括表層、信號層、電介質(zhì)和電源平面4種。信號層和電源/地的材料選擇COPPER，厚度設為0.03mm，絕緣層設為FR-4材料，通過改變絕緣層的厚度達到期望的各層阻抗和PCB厚度。PCB頂層和底層的阻抗最終設為75.515 Ω，中間信號層的阻抗設為52.928Ω。

2.4 差分對設計

如今高速數(shù)字信號頻率大大提高，邊沿十分陡峭，互聯(lián)結(jié)構(gòu)中各種寄生參數(shù)效應也越發(fā)明顯[5]，只有把信號從發(fā)送端到達接收端的傳輸看作是消耗一定時間的“動態(tài)過程”，把高速電路中的互聯(lián)結(jié)構(gòu)當作傳輸線對待，并從電磁波傳播的角度來理解信號的傳播[10-11]。在時鐘頻率和噪聲隔離要求較高的情況下，常使用差分傳輸線。在差分互聯(lián)模式下，成對擺放著兩條電壓和電流大小相等但極性相反的傳輸線，如圖5所示。兩個信號從驅(qū)動端出發(fā)，到達接收端時根據(jù)兩信號的數(shù)值差判斷電平高低。

理想時，兩信號可用共模分量以及差分分量形式[5]表示：

其中Vcomm表示共模分量，Vdiff表示差分分量。兩條信號傳輸過程的環(huán)境是相同的，所以接收端有很好的共模抑制能力，若只考慮其中的差分分量，則兩個信號可記為

式中 V1diff、V2diff分別表示第 1個信號和第 2個信號的差分分量，是兩條電壓相等極性相反的信號線，其每條差分分量的阻抗都是奇模阻抗Zodd。假設由差分分量引起的電流為Idiff，則Zodd可表示為

即定義差分阻抗Zdiff為

差分阻抗（或特性阻抗，兩條差分傳輸線之間的阻抗）為單條傳輸線對地特性阻抗的2倍[12]。通常，差分對信號間距越近，其特性阻抗越小[13]（其他因素保持不變的條件下）。常使用的差分對的特性阻抗為100Ω，有時也用75Ω。

差分對中的兩個單端信號傳輸?shù)絺鬏斁€末端時，如果沒有端接信號可能發(fā)生反射，接收端波形可能會產(chǎn)生振鈴。對差分信號和共模信號同時端接是減小振鈴現(xiàn)象最理想的方式，常用的端接方式有T型和π型端接，如圖6所示。

圖6 差分對端接方法

圖中電阻R1和R2分別為

兩個R1串聯(lián)作用在差分信號上，剛好等于差分阻抗。兩個R1并聯(lián)再與R2串聯(lián)作用在共模信號上，阻值為Zeven/2，恰好為共模阻抗的值。

π型端接中電阻R1和R2分別為

那么差分信號感受到的阻抗為R1//2R2=2Zodd，共模信號感受到的阻抗為R2/2=Zodd/2，這兩種方法對差分信號和共模信號皆有端接作用。

圖7 USB3.0接口與CYUSB3014之間拓撲結(jié)構(gòu)

差分對設計的一個基本要求就是盡量保持等長平行布線，如果繞線處不得不改變間距，那么盡量在小范圍內(nèi)改變間距，這樣做的目的是使差分對兩條傳輸線的延時相等，使差分信號畸變變小，并減少共模噪聲引起的抖動。由于差分信號在傳輸過程中，兩條路徑上遭遇的噪聲干擾完全一樣，這樣其相互產(chǎn)生的電磁場將相互抵消，所以比單端傳輸在減小地線回路噪聲與外部噪聲上更有優(yōu)勢。需要注意的是，在差分對與單端線間距較小的情況下，單端線對差分信號的串擾噪聲依然較大，因此，即便是使用差分傳輸，最有效的減小串擾的方法仍然是盡量拉開差分對與攻擊信號的間距。對于差分對中一條走線的返回電流路徑，參考平面中的返回電流占總電流的90%左右，另一條走線上的返回電流約占10%，因此參考平面對于差分對同樣重要。

綜上，針對差分對特性阻抗、差分互聯(lián)的反射與端接、串擾等的分析，進行差分對設計。根據(jù)相關(guān)數(shù)據(jù)手冊建議，信號線阻抗為90Ω（±7%）的差分值[12]。本設計中差分對的特性阻抗設為90 Ω，線寬設為0.28 mm，走線間距設為0.2 mm，同時在布線時將差分信號線完全與接地層鄰近，盡量遠離其他信號線，減少串擾。本文中差分對設計的重點在于USB接口處，其中USB接口處差分信號接收端反射現(xiàn)象并不明顯，因此在USB3.0接口與CYUSB3014之間接入ESD芯片，防止靜電干擾，減少外部噪聲。

3 仿真實驗

3.1 SI模型分配

圖8 波形及眼圖仿真

在進行仿真前需要對元器件進行模型分配，這里采用（input/output buffer information specification，IBIS）模型仿真。只有IC類有源器件能夠分配IBIS模型，DISCRETE無源器件和IO類輸入/輸出器件沒有IBIS模型。IBIS定義引腳與哪一個緩沖模型相關(guān)，這里采用手動分配模型方式，分配給元器件的信號模型名不必與Allegro元器件名匹配[14]。如果模型庫中沒有某個器件的IBIS模型，則需要親自創(chuàng)建，確定該器件的引腳寄生參數(shù)和各個引腳的輸入輸出特性。

USB3.0接口與CYUSB3014之間的3對差分信號線起著連接USB3.0芯片與上位機的關(guān)鍵作用，這些差分對信號能否準確傳輸對整個高速數(shù)據(jù)存儲系統(tǒng)起著重要作用，因此必需考慮這些差分信號在傳輸過程中的完整性問題。此處選取USB3.0接口處的SSRX+和SSRX-差分對提取拓撲結(jié)構(gòu)，并按照前面分析進行相關(guān)參數(shù)設置，拓撲結(jié)構(gòu)如圖7所示。

3.2 眼圖仿真

眼圖通過余暉方式積累疊加，然后顯示采集信號的比特位[9]。對高速差分互聯(lián)通常使用眼圖來評估信號的傳輸，從“眼睛”睜開的大?。ǜ叨燃皩挾龋┠芸闯鼋邮招盘柕恼`碼率相對大小，“眼睛”睜開得越大，接收的出錯概論越小。下面利用Cadence軟件的Allegro PCB SI部件對差分對進行仿真分析。

圖 7拓撲結(jié)構(gòu)中，USB3.0接口為驅(qū)動端，CYUSB3014為接收端。對驅(qū)動端激勵信號進行設置，激勵形式為Custom，頻率為400 MHz，采用時鐘同步方式。傳輸數(shù)據(jù)設為1024字節(jié)隨機數(shù)。設置好參數(shù)后，開始仿真。圖8為在添加ESD芯片SP3010-04UTG前后的仿真結(jié)果圖。在仿真結(jié)果中只顯示CYUSB3014接收到的差分信號，圖8（a）、圖8（b）中接收器所接收到的信號尖峰明顯，說明所受到的抖動與外部噪聲對信號有較大干擾，眼圖波形失真嚴重。而進行端接匹配之后，如圖8（c）、圖8（d）所示，無論從接收到的波形的平整程度還是眼圖的優(yōu)化結(jié)果都可以明顯觀察到尖峰與抖動減小，足以說明信號得到完整的傳輸。

4 結(jié)束語

本文設計了高速雷達回波信號存儲設備，針對在系統(tǒng)設計過程中可能出現(xiàn)的影響信號傳輸完整性的諸多因素進行分析。主要包括核心器件的選型，PCB板的布局布線，疊層以及差分對的設計。在整個PCB板的設計制造過程中信號完整性的思想始終貫穿其中。在重點分析差分傳輸線理論的基礎上選取高速接口處的1組差分對提取拓撲結(jié)構(gòu)，并對該差分對在進行端接匹配前后進行分析及眼圖仿真。實驗結(jié)果表明：采用ESD芯片進行端接處理后波形變得整齊，抖動與外部噪聲明顯減少，在PCB設計過程采用的多種預防性措施保證系統(tǒng)傳輸信號的完整，使存儲設備穩(wěn)定工作。

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（編輯：李妮）

Research on signal integrity of radar echo storage equipment

FAN Guohao1，2，YANG Shaobo1，2，ZHANG Yanbing1，2，MA Tiehua1，2
（1.National Key Laboratory for Electronic Measurement Technology，North University of China，Taiyuan 030051，China；2.Key Laboratory of Instrumentation Science&Dynamic Measurement of Ministry of Education，North University of China，Taiyuan 030051，China）

A high-speed radar echo storage system was designed and in view of the many factors that may affect the signal transmission integrity in the system design process,a variety of preventive measures were taken.From the main component selection,PCB locating and wiring,stack design and PCB design and manufacturing,IBIS model and Cadence simulation software were combined to analyze and study the problems of signal integrity differential pair reflection encountered in the radar echo storage system.On the basis of analysis on difference transmission line theory,a group of differential pair at high-speed interface was selected to extracts its topological structure.Analysis and eye pattern simulation were conducted for the signals received before and after termination matching.Experimental results show that using ESD chip for termination processing can reduce the jitter and external noise and neat the eye pattern.These measures can ensure reliability of the actual storage device and provide a useful reference for engineering practices.

radar echo；storage test；signal integrity；difference pair；IBIS model

A

：1674-5124（2017）02-0139-06

10.11857/j.issn.1674-5124.2017.02.028

2016-05-10；

：2016-08-30

范國浩（1991-），男，山西汾陽市人，碩士研究生，專業(yè)方向為智能儀器與動態(tài)測試。

張艷兵（1973-），男，山西運城市人，副教授，碩士生導師，研究方向為動態(tài)測控與智能儀器、計算機控制。