并行交替高速數(shù)字化儀的研究與設(shè)計

甘偉旺++李智

摘 要： 為了解決低采樣速率數(shù)字化儀的現(xiàn)狀，研制了基于四片ADC并行交替采樣高速數(shù)字化儀。首先介紹了基于多片并行采樣的原理，給出了基于FPGA和ARM數(shù)字化儀的整體設(shè)計方案；然后對并行交替采樣的誤差進行了理論分析并設(shè)計了Farrow結(jié)構(gòu)的分?jǐn)?shù)延時濾波器對并行時間誤差進行校正；最后對數(shù)字化儀采樣數(shù)據(jù)進行頻譜分析實驗。實驗結(jié)果表明，研制的高速數(shù)字化儀能有效、快速地提高系統(tǒng)的采樣率，且校正效果良好，在實際工程中有良好的應(yīng)用前景。

關(guān)鍵詞： 并行采樣； 數(shù)字化儀； FPGA； 高速數(shù)據(jù)傳輸； Farrow濾波器

中圖分類號： TN79?34； TP335+.1 文獻標(biāo)識碼： A 文章編號： 1004?373X（2016）23?0078?05

Research and design of parallel and alternate high?speed digitizer

GAN Weiwang1， LI Zhi2

（1. School of Electronic Engineering and Automation， Guilin University of Electronic Technology， Guilin 541004， China；

2. Guilin University of Aerospace Technology， Guilin 541004， China）

Abstract： In order to solve the low sampling rate situation of digitizer， a parallel and alternate high?speed digitizer based on four ADCs was developed. The parallel sampling principle based on multiple ADCs is introduced. The overall design scheme of the digitizer based on FPGA and ARM is given. The theoretical analysis for the error of parallel and alternate sampling is performed. A fractional delay filter with Farrow structure was designed to correct the parallel time error. The sampling data of the digitizer is conducted for spectrum analysis experiment. The experimental results show that the high?speed digitizer can improve the system sampling rate effectively and quickly， and has perfect correction effect and good application prospect in practical engineering.

Keywords： parallel sampling； digitizer； FPGA； high?speed data transmission； Farrow filter

0 引 言

數(shù)字化儀是將模擬信號轉(zhuǎn)換成數(shù)字信號的電子設(shè)備。高速高精度的數(shù)字化儀適用于地質(zhì)測量、測繪、國土、航空雷達、生物醫(yī)療、高端儀器設(shè)備等，在這些應(yīng)用領(lǐng)域中對數(shù)字化儀的采樣速度和精度都提出嚴(yán)格的要求。然而，受電子技術(shù)發(fā)展的制約，普通的數(shù)字化儀和示波器不能同時滿足高速和高精度的要求。研制高采樣速率的數(shù)字化儀是當(dāng)前數(shù)據(jù)采集領(lǐng)域的重要研究方向。

受電子器件制造工藝的影響，單片ADC很難同時滿足高采樣速率高采樣精度的要求。并行交替采樣結(jié)構(gòu)能有效地提高整個系統(tǒng)的采樣率，同時能降低系統(tǒng)的成本。然而該結(jié)構(gòu)雖然解決了高采樣率和高精度的矛盾，但同時也給系統(tǒng)引入了失配誤差。失配誤差主要有三種，其中包括增益誤差、偏置誤差和時延誤差[1?3]。這些誤差處理不當(dāng)，將會嚴(yán)重影整個系統(tǒng)的性能。

針對傳統(tǒng)數(shù)據(jù)采集系統(tǒng)的精度高但采樣率低的現(xiàn)狀，本文設(shè)計了基于FPGA與ARM架構(gòu)的高速高精度數(shù)據(jù)采集系統(tǒng)，采用了并行交替采樣結(jié)構(gòu)[4]，使用四片低速ADC實現(xiàn)高速采集、存儲、處理和傳輸，對時間失配誤差進行頻譜分析，并設(shè)計了分?jǐn)?shù)延遲濾波校正模塊對其進行校正。

1 并行交替采樣的原理

1.1 并行交替采樣系統(tǒng)結(jié)構(gòu)

并行交替采樣的思想最早是由Black和Hodges提出[5]，基本思路是由[M]路獨立的ADC組成采樣通道，每一個采樣通道的采樣率為[fsM，]所有通道之間的相位差為[2πM，][M]路采樣通道對同一個輸入信號進行并行交替采樣，最后再將這[M]路的采樣數(shù)據(jù)按照采樣的時間順序通過多路選擇器進行數(shù)據(jù)的拼接，組成采樣率為[fs]的數(shù)字化儀。交替采樣系統(tǒng)結(jié)構(gòu)如圖1所示。

3 實驗結(jié)果及分析

根據(jù)上述原理設(shè)計了并行交替采樣數(shù)字化儀的樣機，該實驗樣機的分辨率為14 b。利用安捷倫3352A高精度信號源作為實驗的輸入信號，輸入一個信號幅度為1 V，頻率為10 MHz的正弦信號，數(shù)字化儀樣機的等效采樣率為1 GSPS。校正模塊分為誤差測量和校正兩個方面，首先用文獻[10]的方法測定每路時間失配誤差[rk]=[0，0.03，0.05，0.01]，將測定時間誤差數(shù)據(jù)保存用于隨后校正模塊。做兩次實驗，首先將四路未經(jīng)校正的采樣數(shù)據(jù)直接拼接，然后將校正后的采樣數(shù)據(jù)拼接。分別用在線邏輯分析儀ChipScope將兩次拼接后的數(shù)據(jù)上傳給上位機，上位機通過Matlab對采樣數(shù)據(jù)進行傅里葉變換分析其頻譜。圖9和圖10分別為采樣的4 096個樣點未校正和校正后的頻譜分析圖。

由圖9，圖10可知，未校正前采樣輸出的頻譜中含有雜散頻譜線，這些在點[±f0+fkM]（[f0=]10 MHz）處的譜線是由時間失配誤差引起的，即在點[k*250±10 MHz]處，而250 MHz處的譜線是由偏置誤差引起的。由圖9可知校正前系統(tǒng)的無雜散動態(tài)范圍SFDR=-50.5 dB，而校正后的SFDR=-70.8 dB。校正后系統(tǒng)的無雜散動態(tài)范圍提高了20.3 dB，驗證了該校正算法的有效性。由于校正模塊只對時間失配誤差進行了校正，并沒有對其偏置和增益誤差進行校正，當(dāng)系統(tǒng)加入偏置誤差和增益誤差校正后將進一步提高系統(tǒng)的無雜散動態(tài)范圍，校正效果更好。

4 結(jié) 論

本文設(shè)計了一種基于FPGA和ARM架構(gòu)的高速數(shù)字化儀，采用并行交替采樣技術(shù)構(gòu)建了一個高速的數(shù)據(jù)采集系統(tǒng)。本文主要對四片ADC高速采樣數(shù)據(jù)進行高速緩存和拼接，并對并行采樣時間失配誤差進行了頻譜分析，利用Farrow結(jié)構(gòu)的濾波器對時間失配誤差進行了校正。實驗結(jié)果表明，并行交替采樣技術(shù)可以快速提高系統(tǒng)的采樣速率，同時設(shè)計的Farrow結(jié)構(gòu)的校正算法提高了系統(tǒng)的無雜散動態(tài)范圍，系統(tǒng)運行可靠穩(wěn)定。

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