基于級聯步進延時的順序等效采樣方法及實現

李海濤,阮林波,2，田 耕,2

(1.西北核技術研究院，陜西 西安 710024；2.強脈沖輻射環(huán)境模擬與效應國家重點實驗室，陜西 西安 710024)

0 引言

采樣技術廣泛應用于數據采集，是數字示波器、頻譜分析儀、探地雷達、防撞雷達、電纜測試儀等諸多領域的關鍵技術之一。采樣技術分為等效采樣和實時采樣。其中，等效采樣又分為順序等效采樣和隨機等效采樣。順序等效采樣具有原理簡單、等效速度快的優(yōu)點，采樣點以時間為順序。等效采樣波形易于恢復?；谝陨蟽?yōu)點，順序等效采樣被深入研究并廣泛應用。

目前，國內對于如何提高順序等效采樣率這一方向的研究頗多，重點在于產生一個延時范圍大、延時步長小、相位抖動小的精密延時電路。方廣有等采用了模擬的斜坡式步進比較延時的方法產生步進延時，最高等效采樣率達到125 GS/s[1]；但在工程實現時，模擬步進延時電路存在穩(wěn)定性較差、溫漂難以控制、Δt一致性較差等問題。李太有等采用了現場可編程門陣列(field programmable gate array,FPGA)內部的鎖相環(huán)(phase locked loop,PLL)產生了數字步進延時電路，可以實現8 GS/s的順序等效采樣率[2]。但FPGA內部的PLL存在抖動較大、穩(wěn)定性差等問題。朱國富等[3]和張亮亮[4]等采用了數字延時芯片的方法。數字延時芯片包括了安森美的MC100EP系列、ADI的AD9500系列、Micrel的SY89296系列等。以上芯片的最小延時步長為10 ps，最高等效采樣率達到了100 GS/s，但都存在延時范圍較小的問題，限制了應用范圍。

1 級聯步進延時

順序等效采樣的含義是：針對周期性信號，信號過觸發(fā)點后，在信號的不同周期、不同相位進行采樣；信號不同相位之間的采樣數據時間關系是確定、已知的；根據相位關系順序排列采樣數據，得到一個時間展寬的重構波形。實現順序等效采樣的核心是獲得一個針對周期信號的、穩(wěn)定的步進延時系統。該步進延時系統可以將臨近兩個采樣時鐘時間間隔穩(wěn)定為(Tdata+Δt)。Δt是時間間隔(即時間差)，其倒數為等效采樣頻率[1]。

根據順序等效采樣的理論，無論采取哪種步進延時信號的方法，只要相鄰兩個采樣點之間的時間差Δt越小，所得的順序等效采樣頻率就越高。因此，產生一個穩(wěn)定的時間差Δt非常重要[2]。順序等效采樣原理如圖1所示。每個信號周期被順序采樣一次，最后通過順序組合采樣數據重構波形，得到時間展寬N倍的信號波形。目前，常用的步進延時信號的產生方式很多，可以細分為兩大類：一類是模擬電路方法，另一類是數字電路方法。

圖1 順序等效采樣原理圖Fig.1 Principle of sequential equivalent sampling

模擬電路步進延時原理如圖2所示[1,5-6]。模擬電路主要由快斜波發(fā)生器、慢斜波發(fā)生器(也可以是階梯波發(fā)生器)和比較器等部分構成。理論上，可以通過改變慢斜波和快斜波的斜率差，進而改變時間差Δt。因此，只要降低時間差Δt，就可以顯著提高順序等效采樣率。但是，在工程實現時，很難達到高精度的時間差Δt。這是由于模擬電路的固有缺點導致的，包括模擬電路穩(wěn)定性較差、溫漂難以控制等。

圖2 模擬電路步進延時原理圖Fig.2 Principle of analog circuit step delay

專用的可編程數字延時芯片可以克服以上困難，但是增加了控制邏輯的復雜度[2-4,7-9]。目前，有商用的可編程數字延時芯片可供選擇，例如ADI公司的AD9500等、ON Semiconductor公司的MC100EP195等、Micrel公司的SY89296等。以上可編程延時芯片內部集成了步進延時電路，并且可以對步進延時進行校準。數字延時芯片作為步進延時的核心芯片，具有穩(wěn)定性好、使用方便等優(yōu)點；缺點是會有一個固定的芯片傳輸延遲時間tpd，而且總的延遲時間小，需要通過芯片的級聯使用增加總的延遲時[4]。但是，級聯延時芯片是有數量限制的，使用級聯方法增加的延時也十分有限。在工程實現時，為了滿足不同的數據采集系統的要求，不僅需要步進延時步長小，而且要求延時步長大小可以調節(jié)、總延時范圍大。為了擴展延時系統的總延時，可以使用FPGA內部的鎖相環(huán)產生一個穩(wěn)定的粗延時，和細延時配合使用。這需要精確分配粗、細延時，以實現延時搭接[2,7]。還有一種商用的可編程數字延遲線，如MAXIM公司的DS1123L等，可以作為粗延時部分。同時，可編程延時芯片作為細延時部分，兩者相互配合，可以實現步進延時小、總延時大的步進延時系統。

本文提出并實現了一種級聯步進延時的方法。該方法采用可編程延遲芯片作為細延時部分，采用可編程延遲線作為粗延時部分，結合了細延時的延時步長小、粗延時的總延時大的特點，可以同時獲得較小的延時步長和較大的總延時。級聯步進延時原理如圖3所示，包括可編程延遲線、可編程延遲芯片、電平轉換芯片等[10]。在挑選步進延時芯片和步進延時線等關鍵元器件時，需要注意芯片的最小延時步長、總延時、傳輸延時、延時抖動等參數。

圖3 級聯步進延時原理圖Fig.3 Principle of digital cascade step delay

粗延時單元采用了Maxim公司的可編程延遲線DS1123L，最小粗延時步長2 ns，延時256步，總延時512 ns。電平轉換單元采用了TI公司的SN65EPT22芯片，主要功能是實現電平轉換，把DS1123L輸出的LVCMOS電平轉化為細延時芯片所需的差分LVPECL電平。該芯片的隨機抖動最大值為0.8 ps(25 ℃)，可以最大程度地降低步進延時路徑上引入的干擾。細延時單元采用了Onsemi公司的MC100EP195B可編程延時芯片，最小細延時步長10 ps，延時1 024步，總延時10 240 ps(10.24 ns)。細延時單元總延時10 240 ps(10.24 ns)，粗延時單元的最小延時步長為2 ns，粗、細延時之間可實現延時范圍搭接。

步進延時系統的粗延時步長、細延時步長均可以根據需要進行調節(jié)，以實現不同的順序等效采樣率。粗延時單元能產生2 ns倍數的粗延時步長，細延時單元能產生10 ps倍數的細延時步長。例如，可以將細延時的總延時設定為10 ns，則粗延時的延時步長為10 ns；也可以將細延時的總延時設定為4 ns，則粗延時的延時步長也為4 ns，可確保延時范圍搭接。

步進延時系統的總延時可以通過級聯可編程延遲線進行擴展，采樣兩片DS1123L延遲線級聯，總延時達到1 024 ns；也可以選用延時步長更大的可編程延遲線如DS1023，最小延時步長5 ns，延時256步，總延時1 280 ns；還可以選用FPGA內部的鎖相環(huán)(phase locked loop,PLL)實現和可編程延遲芯片的級聯步進延時[2]。本文選用的可編程延遲線DS1123L，總延時為512 ns，對應的采樣頻率值為1.95 MHz，要求對應的采樣頻率值需要大于1.95 MHz即可。

2 數據采集驗證板

根據以上級聯步進延時系統的要求，設計了一塊專用的數據采集板。該數據采集板采用了“模擬數字轉換器(analog to digital converter,ADC)+FPGA”的架構[11]。ADC芯片采用ADI公司的AD9649，采樣時鐘頻率范圍3～20 MHz，孔徑抖動0.1 ps rms，模擬帶寬700 MHz，分辨率14 bit。FPGA采用的是XILINX公司的Virtex-5，級聯步進延時系統設計如上所述。

該數據采集板采樣率3～20 MS/s(該工況下ADC孔徑抖動典型值為0.1 ps rms，工況最佳)，對應的總延時為50～333.3 ns，可以靈活設計細延時的步長、粗延時的步長和總延時。AD9649的采樣數據單端并行輸出到FPGA接口，在FPGA內部完成接收、緩存和處理等操作；通過10 MB/100 MB自適應網絡端口，將采樣數據傳輸給后端計算機軟件進行分析；采用自研軟件分析采樣數據，采樣數據點數為64 000點。

基于自研數據采集板上FPGA，對級聯步進延時系統進行控制。級聯步進延時控制流程如圖4所示?？刂七壿嫽赩erilog硬件描述語言設計。ADC工作采樣時鐘頻率為10 MHz，需要步進延時系統總延時為100 ns;粗延時單元的最小延時步長設置為10 ns，總延時為100 ns；細延時的延時步長可調，可以為10 ps或者10 ps的倍數，總延時為10 ns(粗、細延時單元可以實現延時搭接)。該設計可以根據需要靈活調節(jié)細延時步長、粗延時步長，在保證粗、細延時范圍搭接的前提下，實現不同的順序等效采樣率。

圖4 級聯步進延時控制流程圖Fig.4 Control flow of digital cascade step delay

3 測試結果

為了驗證設計的級聯步進延時系統的可行性，測試步進延時系統的性能，基于自研的專用數據采集板，搭建了專門的試驗驗證平臺。平臺主要包括直流電源、RIGOL信號源DG5251、數據采集板、PC控制軟件等，采用直流電源為數據采集板供電。需要指出的是，為了準確測試級聯步進延時系統的性能，必須保證整個試驗平臺所有儀器使用同一個時鐘源(即使用同一個頻率值)。采用國產頻率計SS7200進行測量后發(fā)現：信號源DG5251輸出信號的標稱頻率值為10 MHz，實測頻率值為9 999 996.79 Hz；數據采集板上的主時鐘標稱頻率值為10 MHz，實測頻率值為9 999 825.84 Hz。兩者的頻率實測值相差較大，需要使用統一的頻率值。

驗證平臺使用數據采集板上的時鐘源作為主時鐘源，級聯步進延時驗證平臺如圖5所示。將數據采集板輸出信號頻率值9 999 825.84 Hz作為信號源DG5251的工作的主頻率，信號源的輸出信號作為ADC的待采樣輸入信號，采用自主研發(fā)的數據采集軟件接收采樣數據。

10 MHz信號20 GS/s采樣數如圖6所示。最小延時步長為50 ps，總延時100 ns。單信號周期(100 ns)的采樣點數為2 000點(100 ns/50 ps=2 000)，64 000點對應的32個信號周期，理論和實測波形一致。實測表明，步進延時步長為50 ps，順序等效采樣率20 GS/s。

圖6 10 MHz信號20 GS/s采樣數據Fig.6 20 GS/s sampling data of 10 MHz signal

10 MHz信號100 GS/s采樣數據如圖7所示。

圖7 10 MHz信號100 GS/s采樣數據Fig.7 100 GS/s sampling data of 10 MHz signal

最小延時步長為10 ps，總延時100 ns。單信號周期(100 ns)的采樣點數為10 000點(100 ns/10 ps=10 000)，64 000點對應的6.4個信號周期，可見實測波形和理論符合得較好。實測表明：步進延時步長為10 ps，順序等效采樣率為100 GS/s。

通過以上結果分析，理論和實測波形兩者一致性較好。觀察放大之后的波形細節(jié)：波形本身平滑性和連續(xù)性較好，展示了基于級聯步進延時的順序等效采樣方法的優(yōu)良性能。

4 結論

本文提出一種基于級聯步進延時的順序等效采樣方法，并設計了數據采集板驗證該方法的可行性。測試結果表明：采用可編程延遲線、可編程延遲芯片等實現的級聯步進延時，實現了信號的高精度、大范圍的步進延時，最小延時步長10 ps，總延時達到512 ns，最高的順序等效采樣率為100 GS/s。

該方法易于實現，控制邏輯簡單可靠，可以根據實際應用對該方法進行擴展。通過調節(jié)粗、細延時的步長，可以實現多種順序等效采樣率。結合目前商用的高帶寬采樣保持芯片(如HMC661LC4B、HMC1061LC5等產品)，可以實現高采樣率(≤100 GS/s)、高帶寬(≤18 GHz)的順序等效采樣。該方法可以廣泛應用于順序等效采樣系統。