12位100MHz流水線型ADC行為級建模與仿真

王月海　劉紅巖

摘要：為了提高大規(guī)模集成電路的設(shè)計效率，該文通過Verilog-A對子ADC、MADC電路、數(shù)字校正電路等關(guān)鍵單元進(jìn)行建模，最后得到12比特100MHZ的流水線型ADC模型，采用Cadence的Spectre仿真器進(jìn)行仿真驗證。通過仿真結(jié)果驗證得到SNDR為72.9465dB，SNR為72.9484dB距離理想的12比特ADC模型的SNR只差1.0516dB，ENOD為11.8155距離理想的12比特ADC的ENOD只差0.1845， 以此驗證了本文的ADC是高速有效的ADC模型。

關(guān)鍵詞： Verilog-A；行為級建模；流水線型ADC

中圖分類號：TP311 文獻(xiàn)標(biāo)識碼：A 文章編號：1009-3044（2016）24-0236-03

行為級建模的方法有很多，Matlab/Simulink建模 [1]，模型通用性和可移植性差。采用VHDL-AMS（VHDL Analog and Mixed-Signal Extensions）建模[2]，但并沒有創(chuàng)建出針對流水線的實際非理想因素進(jìn)行特定的流水線結(jié)構(gòu)ADC模型。利用Pspice和Simulink進(jìn)行聯(lián)合仿真[3]，但是普通用戶無法得知系統(tǒng)內(nèi)部詳細(xì)的電路結(jié)構(gòu)和參數(shù)。

基于Verilog-A對多位每級流水線ADC做行為級建模，Verilog-A可以使用電路仿真工具Spectre仿真，而且可以精確描述模擬電路中的各種性能參數(shù)，Verilog-A主要通過基爾霍夫電流定律和基爾霍夫電壓定律，描述輸入輸出信號之間的電路行為，verilog-A可以描述時鐘抖動、運(yùn)放增益等非理想因素。

本文通過Verilog-A對子ADC、MADC電路、數(shù)字校正電路等關(guān)鍵單元進(jìn)行建模，最后得到12比特100MHZ的流水線型ADC模型，采用Cadence的Spectre仿真器進(jìn)行仿真驗證。通過仿真結(jié)果驗證得到SNDR為72.9465dB，SNR為72.9484dB距離理想的12比特ADC模型的SNR只差1.0516dB，ENOD為11.8155距離理想的12比特ADC的ENOD只差0.1845， 以此驗證了本文的ADC是高速有效的ADC模型。

1 ADC總體設(shè)計方案

本文的12比特流水線型ADC 采用1.5bit/stage的10級流水線，最后一級采用2bit閃存模數(shù)轉(zhuǎn)換器，還有數(shù)字校正電路[4]，流水線型ADC的核心是1.5bit/stage的流水線結(jié)構(gòu)，每級的流水線包括一個MDAC（Multiplying Digital-to-Analog Converter）和子ADC，子ADC對采樣信號進(jìn)行模數(shù)變換得到1.5bit數(shù)字輸出，MDAC的作用包括數(shù)模轉(zhuǎn)換，減法器 和放大倍數(shù)為2的SHA（sample-hold amplifier），圖1為流水線結(jié)構(gòu)ADC結(jié)構(gòu)框圖。

工作原理如下，首先模擬信號第一級的SH（sample-hold），完成采樣保持功能，采樣信號送到本級的1.5bit子ADC和下一級MDAC，1.5bit子ADC得到1.5bit數(shù)字輸出碼，同時送到本級數(shù)字邏輯電路和下一級MDAC； MDAC中包含1.5bit子DAC，減法器和放大倍數(shù)為2的放大器，子DAC將第一級的1.5bit數(shù)字碼變換得到模擬信號，再送入減法器和第一級的采樣保持的輸出信號相減，所得余量由放大器放大兩倍作為下一級MDAC的輸入信號，同樣本級的SH采樣信號送到本級的1.5bit子ADC和下級MDAC；第3-10級結(jié)構(gòu)與第2級完全相同，第11級唯一不同的該級是一個2bit比較器，最后送到數(shù)字校正電路進(jìn)行校正，得到12bit的數(shù)字輸出。

2 SH（Sample-Hold）的建模

SH電路是流水線ADC的重要組成部分，其作用是對輸入的模擬信號進(jìn)行采樣，得到離散的模擬信號，供本級的子ADC對該信號進(jìn)行模數(shù)轉(zhuǎn)換得到數(shù)字碼，因為子ADC對采樣信號的轉(zhuǎn)換需要時間，所以SH還需要對采樣信號保持一段時間，所以SH電路的作用就是對模擬信號進(jìn)行采樣和保持。

3 Sub-ADC建模

子ADC對SH的采樣信號進(jìn)行模數(shù)轉(zhuǎn)換，采用1.5bit子ADC的原因是：只需要兩個比較器，可以降低功耗關(guān)于1.5位Sub-ADC的參考電壓和輸出碼之間的關(guān)系見表1。

4 MDAC（Multiplying Digital-to-Analog Converter）建模

MDAC電路包括1.5bit子DAC、減法和級間增益三部分，1.5bit子DAC將前面的子ADC電路轉(zhuǎn)換的數(shù)字碼經(jīng)過數(shù)模轉(zhuǎn)換為模擬信號，經(jīng)過減法器被上一級S/H的保持的模擬信號減去后得到的余量Vres（i），經(jīng)過級間增益發(fā)達(dá)2倍后作為下一級的輸入信號。

在采樣階段，根據(jù)Sub-DAC的輸出實現(xiàn)減法的功能，在保持階段，用余量放大器實現(xiàn)余量的放大，并作為下一級電路的輸入。

5 Flash ADC的建模

Falsh ADC 作為代碼產(chǎn)生電路的最后一級直接輸出兩位的數(shù)字代碼。由三個比較器構(gòu)成，他們的閾值電壓分別是Vref/2，0，-Vref/2，三個閾值將區(qū)間分為四段，在-Vref到Vref之間對應(yīng)的數(shù)字碼輸出依次是00，01，10，11。

6 數(shù)字校正電路的建模

流水線ADC相鄰子級之間是串行工作的，相鄰兩級之間具有1/2個時鐘周期的延遲，為了能夠同步輸出，12級的數(shù)字輸出碼經(jīng)過延遲對準(zhǔn)寄存器才能輸出，D觸發(fā)器可以實現(xiàn)寄存數(shù)據(jù)，因此延遲對準(zhǔn)寄存器用D觸發(fā)器實現(xiàn)，由于采用1.5bit/stage的結(jié)構(gòu)，輸出碼字存在冗余，采用重疊相加的方式消除冗余，最后產(chǎn)生12位的輸出碼字。

7 仿真及驗證

動態(tài)性能最能反映流水線ADC模型工作的性能狀態(tài)[5]， 其中主要包括信噪比SNR（Signal to Noise Ratio），信噪比是輸入信號和噪聲的功率比，是定義器件內(nèi)部噪聲大小的基本參數(shù)，SNR定義的詳細(xì)描述如下所示：

8 結(jié)束語

基于Verilog-A對多位每級流水線ADC做行為級建模，Verilog-A可以使用電路仿真工具Spectre仿真，而且可以精確描述模擬電路中的各種性能參數(shù)，Verilog-A主要通過基爾霍夫電流定律和基爾霍夫電壓定律，描述輸入輸出信號之間的電路行為，verilog-A可以描述時鐘抖動、運(yùn)放增益等非理想因素。

本文通過Verilog-A對子ADC、MADC電路、數(shù)字校正電路等關(guān)鍵單元進(jìn)行建模，最后得到12比特100MHZ的流水線型ADC模型，采用Cadence的Spectre仿真器進(jìn)行仿真驗證。通過仿真結(jié)果驗證得到SNDR為72.9465dB，SNR為72.9484dB距離理想的12比特ADC模型的SNR只差1.0516dB，ENOD為11.8155距離理想的12比特ADC的ENOD只差0.1845， 以此驗證了本文的ADC是高速有效的ADC模型。

參考文獻(xiàn)：

[1] Lan D，Liu X D.Behavioral model based on simulink for 14-bit 200MS/s pipelined ADC[C]//International Conference on Control Engineering and Communication Technology.Shenyang：IEEE，2012：79-82.

[2] 申振勝.基于VHDL-AMS的ADC建模及仿真[D].西安：西安電子科技大學(xué)，2014.