高速PCB信號完整性仿真

張婧

摘 要：高速PCB設(shè)計時代是伴隨著計算機(jī)、圖像處理、通信等領(lǐng)域?qū)Ω咚傩盘柼幚淼男枨蠖l(fā)展起來的。PCB設(shè)計已經(jīng)從原來簡單的元器件布局、拉線發(fā)展為以電工學(xué)為基礎(chǔ)，綜合了熱、電子、化工、機(jī)械等多種學(xué)科的一門專業(yè)。本文首先對高速PCB仿真的重要意義進(jìn)行了闡述；其次描述了高速PCB仿真設(shè)計基本流程，包括原理圖設(shè)計階段，PCB前仿真，PCB布局布線，PCB后仿真，功能、性能、EMI測試這幾個方面；最后介紹了Cadence仿真設(shè)計工具的PCB設(shè)計流程以及IBIS仿真模型。

關(guān)鍵詞：高速PCB；IBIS模型； 前仿真；后仿真

1引言

傳統(tǒng)的PCB設(shè)計方法是先完成原理圖的設(shè)計，然后進(jìn)行元器件的布局和走線，最后對一定數(shù)量的原型機(jī)采用各種反復(fù)的測試來評定系統(tǒng)性能。一旦修改設(shè)計就會導(dǎo)致時間上的延遲，成本上的耗費，而這些在需要產(chǎn)品快速面市的壓力下是不能接受的。而在產(chǎn)品設(shè)計初期發(fā)現(xiàn)，避免和更正設(shè)計錯誤，最好的方法之一就是PCB仿真。板級仿真工具的作用是使設(shè)計師能夠在電路板制造前更快地開展調(diào)試工作。

Cadence公司的SigXplor和PCB SI設(shè)計工具為我們進(jìn)行高速PCB的仿真給予了有力的幫助，在設(shè)計系統(tǒng)方案的時候，高速PCB仿真可以幫助我們解決很多疑難雜癥，使我們擁有對系統(tǒng)設(shè)計方案的可預(yù)見性，再配合PCB設(shè)計的后端仿真，能使我們從根本上發(fā)現(xiàn)高速信號的問題并且盡快處理該問題。

2高速PCB仿真設(shè)計基本流程介紹

原理圖設(shè)計階段：選擇元器件、建立元器件封裝庫、建立元器件連線網(wǎng)表、使電路邏輯符號與物理器件相對應(yīng)。

PCB前仿真：時序仿真 TIMING、信號完整性仿真 SI、電磁兼容性仿真EMI。PCB布局布線：確定PCB形狀、尺寸、層數(shù)及層結(jié)構(gòu)、劃分各模板區(qū)域、放置元件、網(wǎng)表輸入、設(shè)置PCB布線規(guī)則、PCB交互布局、PCB布線、生成PCB光繪文件、鉆孔數(shù)據(jù)文件等。PCB后仿真：電源完整性后仿真PI、信號完整性后仿真、電磁兼容性后仿真。功能、性能、EMI測試：單板調(diào)試、性能測試、設(shè)計驗證、溫度測試、EMI測試等。

3基于Cadence Allegro 工具的板級仿真設(shè)計流程介紹

Cadence板級系統(tǒng)設(shè)計的基本思路如下：

（1）項目管理器：用于管理項目設(shè)計所使用的工具及工具所產(chǎn)生的數(shù)據(jù)。

（2）原理圖輸入：用于完成電路原理圖的設(shè)計輸入，由Concept-HDL工具實現(xiàn)。在這一環(huán)境中，可以靈活使用各種工具，快速高效的將原理圖送入計算機(jī)，生成后續(xù)工具能夠處理的設(shè)計數(shù)據(jù)。

（3）設(shè)計轉(zhuǎn)換：在完成原理圖設(shè)計之后，生成各元器件的封裝說明以及描述各元器件之間連接關(guān)系的文件，然后開始布局布線設(shè)計；或者在完成布局布線之后，將最終的PCB信息反饋到原理圖上，使PCB設(shè)計與原理圖設(shè)計保持一致。這種由前端到后端或者從后端到前端設(shè)計數(shù)據(jù)的轉(zhuǎn)換與傳遞都是由Design Sync 工具完成的，它是完成原理圖到PCB或者PCB到原理圖數(shù)據(jù)傳輸不可缺少的橋梁。

（4）板級設(shè)計：實現(xiàn)元器件的自動與交互布局、信號自動與交互布線；生成后續(xù)制造與裝配所需的各種數(shù)據(jù)文件，由Allegro工具實現(xiàn)。

（5）高速PCB規(guī)劃設(shè)計：PCB SI 工具實現(xiàn)在設(shè)計過程中高速PCB設(shè)計性能分析，并及時將發(fā)現(xiàn)的問題傳遞到前端或后端的，從而不斷修改和完善PCB版圖。

4IBIS仿真模型

IBIS是I/O Buffer Information Specification（輸入輸出緩沖接口說明）的縮寫，是一種用簡單的文本數(shù)據(jù)來描述數(shù)字模型的行為。IBIS模型是通過一族電壓/時間（V/T）和電流/電壓（I/V）曲線描述器件各個管腳的輸入輸出特性（I/O）。因為IBIS模型只是描述了器件的外部特性，并不涉及器件的內(nèi)部細(xì)節(jié)，不會造成知識產(chǎn)權(quán)的泄露，所以得到了集成電路廠商的大力支持和推廣。另一方面IBIS模型是建立在器件一級的模型，抽象層次高，模擬時需要的計算少，故而仿真速度比SPICE模型高出兩個數(shù)量級，非常適合用于系統(tǒng)級的仿真。

所有IBIS文件都包含同樣的基本信息，可以認(rèn)為有三個主要部分。

（1）文件頭——描述文件本身的信息，如IBIS版本，文件名，發(fā)布日期等。

IBIS文件頭需要下列關(guān)鍵字：

[IBIS Ver] —— 本文件的IBIS版本。

[File Name] —— IBIS的文件名。

[File Rev] —— IBIS文件或模型的修訂級別。

[Comment Char] —— 用于改變注釋符，默認(rèn)的注釋符為管狀線（|）。

[Date] —— 文件創(chuàng)建日期。

[Source] —— 模型數(shù)據(jù)的來源。

[Note] —— 涉及到文件及元件的相關(guān)信息。

[Disclaimer] —— 任何法律權(quán)限的放棄。

[Copyright] —— 任何版權(quán)信息。

（2）元件和引腳描述——描述元件名、引腳、封裝特性：IBIS文件的元件描述部分包含從數(shù)據(jù)手冊中得到的元件引腳、封裝電氣特性等信息，在此部分中可定義管腳到緩沖器（模型）的映射。

（3）模型描述——描述元器件中每一個緩沖器的狀態(tài)和行為：IBIS文件的模型描述部分定義了元器件每一個輸入、輸出以及雙向緩沖器的特性。模型用關(guān)鍵字Pull up、pull down、GND clamp、Power clamp、和Ramp描述電流-電壓曲線和開關(guān)特性。[Model]后的參數(shù)定義了模型的類型（輸入、輸出、I/O、開漏極等等）以及它的輸入輸出電容。

在模型描述中，IBIS需要下列關(guān)鍵字和參數(shù)：

[Model]——標(biāo)志著模型描述的開始并聲明一個唯一的模型名。模型名必須與引腳部分定義的名字相匹配。IBIS限制模型名長度不超過20個字符。

[C_comp]——定義管芯電容，管芯電容不包括封裝電容。

[Voltage Range]——定義器件電源電壓范圍，包括典型、最小、最大值。

[Pull up]——定義上拉的I-V曲線。

[Pull down]——定義下拉的I-V曲線。

[GND Clamp]——定義與參考地相接的鉗位二極管的I-V曲線。

[POWER Clamp]——定義與參考電源相接的鉗位二極管的I-V曲線。

5結(jié)束語

本文詳細(xì)介紹了Cadence仿真設(shè)計工具的PCB設(shè)計流程以及以及IBIS仿真模型。采用該仿真設(shè)計工具可以減小設(shè)計修改和制作的次數(shù)，提高實際的PCB設(shè)計質(zhì)量，降低設(shè)計風(fēng)險，從而使產(chǎn)品以最快的速度最小的成本進(jìn)入市場，獲得更多的利潤。這對實際工作中的高速PCB的設(shè)計具有一定的指導(dǎo)意義。

參考文獻(xiàn)

[1]IBIS Models for Digital Design and Signal Integrity.2010.

[2]李新.張琳.利用Cadence Allegro進(jìn)行PCB級的信號完整性仿真.現(xiàn)代電子技術(shù).2009.

[3]張磊.唐繼勇.楊峰.高速電路中的信號完整性及仿真.中國測試技術(shù).2008，34（1）：63-66.