東北大學(xué)計(jì)算機(jī)科學(xué)與工程學(xué)院　張楠楠　陳　龍　郭恒哲　李大宇

基于FPGA的多功能數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)

東北大學(xué)計(jì)算機(jī)科學(xué)與工程學(xué)院張楠楠陳龍郭恒哲李大宇

針對(duì)于普通頻率計(jì)不能測(cè)量小信號(hào)的不足，本文介紹了一種基于FPGA與單片機(jī)的多功能數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)。該頻率計(jì)采用多周期同步測(cè)頻法，以FPGA與單片機(jī)為核心處理器，通過(guò)前端信號(hào)調(diào)理，實(shí)現(xiàn)了對(duì)頻率為1Hz～100MHz、電壓為4mV～1V的周期信號(hào)進(jìn)行周期、頻率、占空比、時(shí)間間隔等功能的測(cè)量。

頻率計(jì)；FPGA；多周期同步測(cè)頻；占空比；Tiva C Launchpad

0　引言

數(shù)字頻率計(jì)是計(jì)算機(jī)、通信設(shè)備、電子測(cè)量等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。傳統(tǒng)的頻率計(jì)多采用集成芯片，可測(cè)試的最大頻率不高，靈敏度不高，而且其單一測(cè)頻的特點(diǎn)也已無(wú)法滿足現(xiàn)在的發(fā)展要求。本文提出了一種基于FPGA和單片機(jī)的頻率計(jì)設(shè)計(jì)，可實(shí)現(xiàn)低至4mv小信號(hào)的1Hz～100MHz頻率測(cè)量，具有高速、精確、可靠、抗干擾性強(qiáng)、可根據(jù)需要進(jìn)一步提高其測(cè)量精度而不需要更改硬件連接的特點(diǎn)。

1　頻率計(jì)總體設(shè)計(jì)思想

圖1　系統(tǒng)框圖

整個(gè)系統(tǒng)采用模塊化的思想，分割為三個(gè)模塊，（1）前級(jí)信號(hào)調(diào)理模塊：對(duì)外部輸入信號(hào)進(jìn)行波形整形，將輸入周期信號(hào)整形成邏輯電平；（2）功能實(shí)現(xiàn)FPGA模塊：對(duì)各個(gè)功能進(jìn)行相應(yīng)的邏輯控制和數(shù)據(jù)測(cè)量，并將測(cè)得的數(shù)據(jù)發(fā)送至單片機(jī)；（3）單片機(jī)模塊：能根據(jù)不同的外部輸入鍵值發(fā)給FPGA相應(yīng)的控制指令，對(duì)從FPGA接收到的數(shù)據(jù)進(jìn)行處理，將結(jié)果在液晶屏上準(zhǔn)確顯示。三個(gè)模塊分別實(shí)現(xiàn)后聯(lián)調(diào)，實(shí)現(xiàn)了頻率、占空比、脈寬、時(shí)間間隔等多功能的測(cè)量。系統(tǒng)框圖如圖1所示。

2　理論概述

2.1頻率/周期測(cè)量原理

頻率測(cè)量采用多周期同步測(cè)頻法。其計(jì)數(shù)的閘門時(shí)間不是固定的值，而是被測(cè)信號(hào)周期的整數(shù)倍，即利用D觸發(fā)器將閘門信號(hào)與被測(cè)信號(hào)同步，因此，避免了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生±1個(gè)字誤差，并且達(dá)到了在整個(gè)測(cè)試頻段的等精度測(cè)量。示意圖如圖2所示：

圖2　多周期同步測(cè)頻法波形圖

由圖2可以看出，實(shí)際閘門時(shí)間t與預(yù)置閘門時(shí)間t1并不嚴(yán)格相等，但差值不超過(guò)被測(cè)信號(hào)的一個(gè)周期。為了得到實(shí)際的閘門時(shí)間t，可引入另一個(gè)計(jì)數(shù)器和標(biāo)準(zhǔn)時(shí)鐘，在測(cè)量被測(cè)信號(hào)頻率的同時(shí)，對(duì)標(biāo)準(zhǔn)時(shí)鐘進(jìn)行計(jì)數(shù)，通過(guò)計(jì)算即可得到實(shí)際閘門時(shí)間。若在實(shí)際時(shí)間t內(nèi)測(cè)得標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)Nc，待測(cè)時(shí)鐘計(jì)數(shù)Nx，則：

可計(jì)算得到待測(cè)信號(hào)的頻率。

上式中Nc值仍存在±1字誤差的影響，但由于標(biāo)準(zhǔn)時(shí)鐘頻率很高，±1字誤差的影響很小。取時(shí)鐘頻率fc=200MHz，則由±1字引起的相對(duì)誤差為5×10-9。該誤差是對(duì)標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)時(shí)產(chǎn)生的，與被測(cè)信號(hào)的頻率無(wú)關(guān)，故在全頻段的測(cè)量精度是均衡的。

2.2占空比/脈寬測(cè)量原理

占空比/脈寬的測(cè)量方法是，在方波信號(hào)高電平時(shí)對(duì)標(biāo)準(zhǔn)頻率fc計(jì)數(shù)得N1，在其低電平時(shí)對(duì)標(biāo)準(zhǔn)頻率計(jì)數(shù)得N2，則占空比

2.3時(shí)間間隔測(cè)量原理

將兩路同頻周期信號(hào)進(jìn)行邏輯異或操作，也即是將其中一路取反后與另一信號(hào)進(jìn)行邏輯或操作，可實(shí)現(xiàn)將時(shí)間間隔測(cè)量轉(zhuǎn)化為方波信號(hào)的高電平持續(xù)時(shí)間測(cè)量，用此高電平信號(hào)作為使能信號(hào)對(duì)標(biāo)準(zhǔn)時(shí)鐘fc進(jìn)行計(jì)數(shù)N，則高電平持續(xù)時(shí)間為，即這兩路同頻信號(hào)的時(shí)間間隔。

圖3　時(shí)間間隔測(cè)量原理

3　調(diào)理整形模塊設(shè)計(jì)

前端信號(hào)調(diào)理模塊主要分為前置放大、偏置電位調(diào)節(jié)、觸發(fā)整形等幾個(gè)功能模塊，實(shí)現(xiàn)將輸入信號(hào)調(diào)理整形至FPGA輸入邏輯電平的功能。

圖4　單通道模擬部分功能框圖

3.1寬帶放大器

前置寬帶放大電路設(shè)計(jì)的難點(diǎn)主要在于高靈敏度和高帶寬，合理的運(yùn)算放大器選型就顯得尤為重要。

根據(jù)計(jì)算公式，在保證系統(tǒng)帶寬要求的前提下：

由前后級(jí)的相關(guān)參數(shù)推算，最終選擇TI公司的寬帶運(yùn)算放大器opa695，其增益帶寬積為1400MHz，較高的壓擺率能夠適應(yīng)較快的信號(hào)變化，能夠滿足設(shè)計(jì)需求。

3.2整形電路

考慮到多種信號(hào)的頻率測(cè)量功能，在前置放大后要級(jí)聯(lián)信號(hào)整形模塊，將其他類型的周期波形整形成方波。整形電路采用高速施密特觸發(fā)器，以處理頻率高達(dá)100MHz的信號(hào)，同時(shí)利用施密特觸發(fā)器的滯回特性來(lái)增強(qiáng)系統(tǒng)的抗噪能力。最終選擇TI公司的SN74LVC1G14芯片，其傳輸延遲時(shí)間<4.6ns，邊沿的上升/下降<2.5ns，能夠?qū)崿F(xiàn)設(shè)計(jì)需求。

信號(hào)整形處理模塊單元電路示意圖如圖5所示：

圖5　調(diào)理整形模塊電路示意圖

4　FPGA模塊功能實(shí)現(xiàn)

FPGA根據(jù)單片機(jī)送來(lái)的不同指令分別執(zhí)行相應(yīng)的測(cè)量操作，并把測(cè)得數(shù)據(jù)在同步時(shí)鐘的作用下送給單片機(jī)進(jìn)行數(shù)據(jù)處理及顯示。

4.1 頻率/周期測(cè)量功能的實(shí)現(xiàn)

根據(jù)前述多周期同步測(cè)頻法的原理，實(shí)現(xiàn)頻率測(cè)量的結(jié)構(gòu)框圖如圖6所示：

圖6　頻率測(cè)量框圖

圖6中的D觸發(fā)器利用待測(cè)信號(hào)來(lái)同步預(yù)置閘門得到實(shí)際閘門時(shí)間；CNT0模塊是對(duì)標(biāo)準(zhǔn)時(shí)鐘進(jìn)行計(jì)數(shù)的計(jì)數(shù)器；CNT1模塊是待測(cè)時(shí)鐘信號(hào)的計(jì)數(shù)器；LOCK模塊對(duì)計(jì)數(shù)結(jié)果進(jìn)行鎖存，以避免在計(jì)數(shù)完成之前向后傳送數(shù)據(jù)；MUX模塊在數(shù)據(jù)選擇信號(hào)SEL的作用下將64位數(shù)據(jù)分8次并行傳送給其后的單片機(jī)模塊，每次傳送8位，以“少量多次傳輸”的方式減少并行傳輸數(shù)據(jù)的路數(shù)。

4.2占空比/脈寬測(cè)量功能的實(shí)現(xiàn)

根據(jù)前述占空比與脈寬的測(cè)量原理，可實(shí)現(xiàn)其結(jié)構(gòu)框圖如圖7所示：

圖7　占空比測(cè)量框圖

外部信號(hào)經(jīng)模擬信道整形后一路直接使能一個(gè)計(jì)數(shù)器，另一路經(jīng)反相器取反后使能另一個(gè)計(jì)數(shù)器，兩個(gè)計(jì)數(shù)器在相應(yīng)使能信號(hào)的作用下分別對(duì)標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)，得到所需的N1，N2，從而得到占空比和脈寬。

4.3時(shí)間間隔測(cè)量功能的實(shí)現(xiàn)

在FPGA中將接收到的兩路同頻信號(hào)如圖8進(jìn)行處理，然后將結(jié)果作為使能信號(hào)對(duì)標(biāo)準(zhǔn)時(shí)鐘fc進(jìn)行計(jì)數(shù)N，得到時(shí)間間隔。

圖8　時(shí)間間隔測(cè)量邏輯處理框圖

4.4FPGA頂層原理圖

FPGA模塊共有三根功能控制線與單片機(jī)之間通信，它們的邏輯組合與實(shí)現(xiàn)的功能如表1所示：

表1　邏輯控制表格

頂層FPGA結(jié)構(gòu)圖如圖9。其中，鎖相環(huán)pll0模塊用來(lái)產(chǎn)生所需的200M標(biāo)準(zhǔn)時(shí)鐘信號(hào)和10M自校準(zhǔn)信號(hào)等；Delay模塊是時(shí)間間隔測(cè)量時(shí)的邏輯處理模塊；前一個(gè)DQ模塊是用來(lái)同步的D觸發(fā)器，后兩個(gè)DQ模塊用來(lái)產(chǎn)生計(jì)數(shù)器的清零信號(hào)；COUNTER與LOCK分別為計(jì)數(shù)器與鎖存模塊。adjust與CONTROL模塊是FPGA對(duì)輸入的邏輯控制。OUTMCU模塊實(shí)現(xiàn)FPGA計(jì)數(shù)結(jié)果向單片機(jī)傳輸時(shí)由64位寬轉(zhuǎn)換成8位寬的數(shù)據(jù)選擇功能。

圖9　FPGA頂層原理圖

5　單片機(jī)計(jì)算與顯示模塊

單片機(jī)根據(jù)外設(shè)鍵盤的輸入給FPGA傳送不同的控制命令，然后通過(guò)數(shù)據(jù)選擇線sel分別讀取FPGA測(cè)得的數(shù)據(jù)N1或N2，通過(guò)計(jì)算將結(jié)果送到液晶屏顯示。其中鍵盤實(shí)現(xiàn)功能的切換選擇；液晶屏顯示頻率、周期、占空比、脈寬、時(shí)間間隔等測(cè)量結(jié)果。

程序流程圖如圖10所示：

圖10　單片機(jī)程序流程圖

6　測(cè)試成果展示

本系統(tǒng)選用的FPGA芯片為Altera公司CylconeII系列中的EP2C20Q240C8N，板上50M系統(tǒng)晶振經(jīng)鎖相環(huán)倍頻到200M作為標(biāo)準(zhǔn)時(shí)鐘，單片機(jī)小系統(tǒng)選用TI公司的Tiva C LaunchPad，聯(lián)合鍵盤和液晶屏等外設(shè)調(diào)試測(cè)試后證實(shí)性能穩(wěn)定。頻率/周期測(cè)量范圍為1Hz-100MHz，誤差在10-5之內(nèi)，測(cè)試波形可為方波、正弦波、三角波等，幅值最低可到4mv；占空比測(cè)量范圍為10%-90%，頻率范圍為1Hz～5MHz，測(cè)量誤差的絕對(duì)值小于10-2；對(duì)同頻方波時(shí)間間隔測(cè)量的頻率范圍為100Hz～1MHz。

實(shí)際測(cè)量結(jié)果如圖11，實(shí)物圖展示如圖12所示：

圖11　實(shí)際測(cè)量結(jié)果圖

7　結(jié)語(yǔ)

本文所設(shè)計(jì)的多功能頻率計(jì)作為2015年全國(guó)大學(xué)生電子設(shè)計(jì)大賽的參賽作品，獲得了國(guó)家二等獎(jiǎng)以及遼寧省賽區(qū)一等獎(jiǎng)的成績(jī)。系統(tǒng)采用模塊化的思想，將模擬、FPGA、單片機(jī)三部分單獨(dú)設(shè)計(jì)完成，最后聯(lián)合調(diào)試，在電子設(shè)計(jì)競(jìng)賽期間可使隊(duì)友之間合理分配利用時(shí)間。由于系統(tǒng)采用FPGA和單片機(jī)為核心進(jìn)行設(shè)計(jì)，保證了系統(tǒng)的靈活性，可以對(duì)系統(tǒng)功能進(jìn)一步進(jìn)行優(yōu)化和擴(kuò)展，比如進(jìn)一步提高標(biāo)準(zhǔn)時(shí)鐘頻率、在計(jì)數(shù)顯示不溢出的條件下擴(kuò)大閘門時(shí)間以及將固定閘門改為自適應(yīng)閘門等。

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李大宇（1981—），遼寧遼陽(yáng)人，講師，研究方向：實(shí)時(shí)信號(hào)處理。