適用于多通道動態(tài)TDMA系統(tǒng)的高速數(shù)據(jù)復接實現(xiàn)方法

盧華

【摘要】 數(shù)據(jù)復接是通信中的一個重要環(huán)節(jié)，本文針對動態(tài)TDMA系統(tǒng)的強實時性要求設(shè)計了一種基于FPGA的高速低時延數(shù)據(jù)復接方法，同時解決了數(shù)據(jù)鏈對數(shù)據(jù)復接提出的多通道并發(fā)問題，本文著重介紹了數(shù)據(jù)存儲和隊列管理的方法，整個設(shè)計已經(jīng)實現(xiàn)，并在實際通信系統(tǒng)中應(yīng)用。

【關(guān)鍵詞】 數(shù)據(jù)復接 數(shù)據(jù)存儲 隊列管理 FPGA

Lu Hua （Southwest China Institute of Electronic Technology， Chengdu 610036， China）

Abstract： Multiplexer is an important part of communication， in this paper a high-speed and low-latency Multiplexer based on FPGA is designed for the real-time requirement of dynamic TDMA system，at the same time this paper solved the multi-channel requirement of the data link.This paper focusing on the data storage and queue management methods.The design is implemented with and has been successfully used in our communication systems.

Key words： multiplexer，data storage，queues management，F(xiàn)PGA

一、引言

信息化戰(zhàn)爭中空中信息平臺、空中武器裝備平臺之間的通信，正由點對點通信向數(shù)據(jù)鏈、網(wǎng)絡(luò)發(fā)展，并從窄帶通信向?qū)拵ㄐ虐l(fā)展，通信平臺中為了提高網(wǎng)絡(luò)的通信容量采用多通道頻分通信技術(shù)。

在鏈路層接入技術(shù)上，隨著同步技術(shù)（如GPS衛(wèi)導同步[1]等）的不斷發(fā)展，時分多址（Time Division Multiple Access，簡稱TDMA）接入技術(shù)憑借頻譜利用率高、系統(tǒng)容量大等優(yōu)點，廣泛應(yīng)用于民用與軍用無線網(wǎng)絡(luò)中。對于多信道互聯(lián)網(wǎng)絡(luò)，為了解決子網(wǎng)間負載不均衡，網(wǎng)間中繼擁塞等現(xiàn)象，實現(xiàn)時隙資源的全局資源優(yōu)化采用動態(tài)TDMA技術(shù)[2]。

數(shù)據(jù)復接將多路不同類型、不同速率的數(shù)據(jù)流經(jīng)過組幀，復接成一路高速數(shù)據(jù)流[3]。迄今為止國內(nèi)外數(shù)據(jù)復接技術(shù)在民用領(lǐng)域展開了廣泛的研究，主要針對信道獨占的點對點通信系統(tǒng)[4-8]。動態(tài)TDMA通信網(wǎng)絡(luò)中具有突發(fā)性，通信對象多變等特點，傳統(tǒng)數(shù)據(jù)復接采用連續(xù)數(shù)據(jù)流水設(shè)計不適合TDMA通信條件下的突發(fā)通信。另外傳統(tǒng)數(shù)據(jù)復接數(shù)據(jù)緩存設(shè)計簡單，采用FPGA內(nèi)部FIFO緩存數(shù)據(jù)[3，5-8]，存儲容量小，當通信干擾導致連接短暫斷開或者時隙協(xié)商失敗時從而FIFO溢出導致數(shù)據(jù)丟幀，通信速率越高該問題越突出；僅僅針對單通道的數(shù)據(jù)復接[3-8]，至今未查閱到多通道數(shù)據(jù)復接的相關(guān)文獻。

本文利用FPGA實現(xiàn)數(shù)據(jù)高速數(shù)據(jù)的復接，F(xiàn)PGA具有反復可編程，應(yīng)用靈活，資源豐富等優(yōu)點，更重要的是其按信號的硬件邏輯運行，速度快，實時性好[9]，采用QDRII+緩存數(shù)據(jù)幀，設(shè)計了靈活的隊列管理和調(diào)度的方式，實現(xiàn)多通道并行的高速低時延數(shù)據(jù)復接。

二、數(shù)據(jù)復接系統(tǒng)模型

2.1復接方法

根據(jù)參與復接的各支路碼元數(shù)字結(jié)構(gòu)情況，把復接分為三種：按位復接、按字復接、按幀復接。按位復接，也稱“比特單位復接”。這種方法每次復接一位碼；按字復接就是每次復接取一個支路的8位碼，各個支路的碼輪流被復接；按幀每次復接一個支路的一幀數(shù)碼，復接以后的碼序列順序為：第1路的第一幀、第2路的第一幀、第3路的第一幀、第4路的第一幀、第1路的第二幀、第2路的第二幀，后面的依此類推。也就是說，各路的第一幀依次取過以后，再循環(huán)取以后的各個幀。這種復接方法的優(yōu)點是復接時不破壞原來各個幀的結(jié)構(gòu)，有利于交換，但要求有更大的存儲容量[7]。本文應(yīng)用于TDMA的無線通信網(wǎng)絡(luò)中，為了進行數(shù)據(jù)交換采用按幀復接的方法。

圖1為復接的幀結(jié)構(gòu)，NDU（Network-layer Data Unit，簡稱NDU）為來自不同源的數(shù)據(jù)幀，LDU（Link-layer Data Unit，簡稱LDU）為數(shù)據(jù)復接的輸出，其由基本報頭和若干NDU組成?；緢箢^包含LDU的目的地址、源地址、長度等信息。同一個LDU的NDU目的地址相同。LDU的長度由當前的通信速率和時隙長度計算得到。

2.2約束條件

2.3 NDU數(shù)據(jù)幀結(jié)構(gòu)

本文涉及的數(shù)據(jù)幀結(jié)構(gòu)復雜，是本文的難點之一，每個網(wǎng)絡(luò)節(jié)點需緩存發(fā)送到其他節(jié)點的NDU數(shù)據(jù)，NDU數(shù)據(jù)的長度不固定，NDU數(shù)據(jù)根據(jù)重要性和實時性要求分為4個優(yōu)先級。

用圖2的三維模型表示NDU數(shù)據(jù)結(jié)構(gòu)，X方向表示優(yōu)先級，網(wǎng)絡(luò)節(jié)點之間需要通過數(shù)據(jù)鏈傳輸?shù)脑捯?、圖像、業(yè)務(wù)消息、視頻數(shù)據(jù)、管理消息等信息按照優(yōu)先級分別存入4個隊列中；Y方向為以目的地址劃分的網(wǎng)絡(luò)節(jié)點，本網(wǎng)絡(luò)節(jié)點需要傳輸?shù)綄?yīng)網(wǎng)絡(luò)節(jié)點目的地址的數(shù)據(jù)存入相應(yīng)的優(yōu)先級隊列中；Z方向表示NDU數(shù)據(jù)幀，圖2中黑色表示由本網(wǎng)絡(luò)節(jié)點發(fā)送到網(wǎng)絡(luò)節(jié)點2、優(yōu)先級2的第二個NDU數(shù)據(jù)幀。同一目的網(wǎng)絡(luò)節(jié)點的同一優(yōu)先級NDU數(shù)據(jù)為一個先入先出隊列，復接時先復接高優(yōu)先級NDU再復接低優(yōu)先NDU。

三、數(shù)據(jù)復接實現(xiàn)方法

3.1硬件架構(gòu)

本文選用Xilinx公司的XC6VLX75T FPGA實現(xiàn)數(shù)據(jù)復接，XC6VLX75T采用40nm工藝，具有速度快、功耗低、內(nèi)部資源豐富和高速接口豐富的特點。本文通過XC6VLX75T的兩對高速串行總線RapidIO接口輸入NDU、輸出LDU。

多通道動態(tài)TDMA系統(tǒng)的高速數(shù)據(jù)復接需要很高的實時性，對存儲器的選擇非常關(guān)鍵，NDU數(shù)據(jù)幀存儲器須要滿足高帶寬和高實時性的要求。現(xiàn)在常用的存儲器有可以分為ROM、RAM和Flash等類別。ROM為只讀存儲器，F(xiàn)lash的寫速度慢顯然不能滿足本文應(yīng)用需求，RAM由分為兩大類SSRAM和SDRAM，兩種當前都能夠達到很高的帶寬，如DDR2，DDR3單顆很容易達到10Gbps以上的帶寬，因此兩類RAM能夠滿足高帶寬的要求，SDRAM是動態(tài)RAM需要刷新因此，刷新時不能進行數(shù)據(jù)讀寫，因此實時性不如SSRAM[10]。

本文采用QDRII+作為NDU數(shù)據(jù)幀的緩存器，QDRII+是SSRAM的一種，具有兩個典型的特點：1、帶寬高，讀寫端口獨立，分別獨享帶寬；2、高實時性，以零等待（100ns以內(nèi)）完成猝發(fā)訪問。QDRII+型號為CY7C2663KV18，大小為144Mbit，位寬為18bit，接口時鐘速率為200Mhz，由于采用DDR的方式讀寫數(shù)據(jù)，因此讀、寫理論帶寬分別為7.2Gbps。

硬件架構(gòu)如圖3所示，CY7C2663KV18和XC6VLX75T直接相連，NDU數(shù)據(jù)通過XC6VLX75T上的RapidIO接口輸入，復接后的LDU數(shù)據(jù)幀通過XC6VLX75T上的RapidIO接口輸出。

3.2隊列管理

數(shù)據(jù)幀存儲采用文件存儲結(jié)構(gòu)，如圖4所示首地址P_ base_address_n和幀長度Length_n可以唯一的確定一幀數(shù)據(jù)的位置，這兩個參數(shù)作為幀的索引值，所有幀的索引值組成索引表。索引表和幀數(shù)據(jù)獨立存儲，將索引表存儲于FPGA內(nèi)部，數(shù)據(jù)的存儲于QDRII+中，利用FPGA的快速性和QDRII+的容量優(yōu)勢，達到了大容量數(shù)據(jù)高速存儲的目的。

索引表是一個先入先出隊列，NDU數(shù)據(jù)幀輸入時，將NDU幀寫入QDRII+中，并在索引表的末尾添加一個索引值保存NDU的首地址和幀長度，NDU數(shù)據(jù)幀復接時，從索引表頭上讀取一個索引值，根據(jù)索引值找到NDU，在索引表中刪除該索引值。采用FPGA內(nèi)部的FIFO來實現(xiàn)索引表， FIFO為Xilinx官方提供的先入先出隊列IP Core，如圖 5所示，DIN為FIFO的輸入信號，其中DIN[31：0]連接P_base_ address_n表示輸入NDU初始地址，DIN[47：32]連接Length_ n表示輸入NDU長度，輸出信號DOUT定義和DIN相同，RD_DATA_COUNT[9：0]表示FIFO索引表中存儲的索引值總數(shù)，即索引表長度。

本文包含4個通信節(jié)點，NDU數(shù)據(jù)分為4個優(yōu)先級，每個優(yōu)先級單獨建立數(shù)據(jù)隊列，每個通信節(jié)點內(nèi)建立16個數(shù)據(jù)隊列。每個數(shù)據(jù)隊列單獨建立索引表，建立16個索引表，消耗FPGA內(nèi)部16個FIFO。QDRII+空間劃為16份，本文將QDRII+平均分配為9Mbit的16份，每一份獨立存儲一個數(shù)據(jù)隊列。

隊列管理FPGA邏輯實現(xiàn)如圖 6所示，F(xiàn)PGA從RapidIO接收NDU數(shù)據(jù)后，根據(jù)輸入NDU數(shù)據(jù)目的通信成員節(jié)點地址和優(yōu)先級，分流到16個優(yōu)先級管理隊列中，如圖6所示。

本文設(shè)計的隊列為循環(huán)隊列，用FPGA內(nèi)部P_head_ address_n、P_tail_address_n兩個寄存器分別表示隊首和隊尾。當NDU數(shù)據(jù)寫入后隊列管理器移動P_head_address_n，P_head_address_n通過n-1幀的首地址P_head _address_n-1加上n-1幀的長度Length_n-1得到，隊列管理器將P_base_ address_n和Length_n寫入到隊列索引表中。當數(shù)據(jù)復接器需要從數(shù)據(jù)隊列中讀取出NDU時，根據(jù)從索引表FIFO中讀取出NDU的基地址和NDU幀長度從QDRII+中讀取一幀完整的NDU數(shù)據(jù)，數(shù)據(jù)讀取成功后移動P_tail_address_n將其指示到新的隊尾。

3.3數(shù)據(jù)復接

數(shù)據(jù)復接器由FPGA內(nèi)部的一個狀態(tài)機實現(xiàn)，如圖 7所示，F(xiàn)PGA復位后或者一幀復接結(jié)束后狀態(tài)機處于IDLE狀態(tài)，等待時隙開始時刻，數(shù)據(jù)復接器啟動數(shù)據(jù)復接，狀態(tài)機進入Queue_sel狀態(tài)；Queue_sel狀態(tài)數(shù)據(jù)復接器選擇數(shù)據(jù)幀隊列，首先通過一個16選4的選擇器選擇目的通信節(jié)點地址的4個NDU數(shù)據(jù)隊列，然后通過輪詢的方式選擇其中一個數(shù)據(jù)隊列，選擇數(shù)據(jù)隊列后狀態(tài)機進入Arbitrage狀態(tài)。

當多路數(shù)據(jù)并行復接時，多路同時讀取QDRII+中的數(shù)據(jù)，由圖 6所示的數(shù)據(jù)仲裁器進行QDRII+讀權(quán)限的仲裁，數(shù)據(jù)仲裁器的工作流程如圖 8所示，數(shù)據(jù)復接器在Arbitrage狀態(tài)時向數(shù)據(jù)仲裁器提出仲裁請求，仲裁器根據(jù)先來先獲取的原則，判決QDRII+的使用權(quán)限，數(shù)據(jù)復接器獲取QDRII+讀取權(quán)限后進入Read狀態(tài)，復接器在Read狀態(tài)控制Rd_ Cmd和Rd_Addr信號產(chǎn)生圖9所示的時序向QDRII+發(fā)起讀數(shù)請求，Rd_Cmd表示讀數(shù)請求，Rd_Addr表示讀數(shù)地址。QDR II+數(shù)據(jù)通過Data_Valid和Data輸出，Data_Valid表示輸出數(shù)據(jù)有效，Data為數(shù)據(jù)輸出總線。從發(fā)起到Rd_Cmd到數(shù)據(jù)輸出之間有一定時延，在復接器讀請求發(fā)送完成后進入Wait狀態(tài)等待QDRII+數(shù)據(jù)輸出，當Rd_Cmd數(shù)量和Data_ Valid數(shù)量相等時表示數(shù)據(jù)從QDRII+全部讀出，狀態(tài)機進入Multiplexer狀態(tài)進行復接。

NDU數(shù)據(jù)從QDRII+中讀出后存入FIFO中跨時鐘域處理，F(xiàn)PGA在Multiplexer狀態(tài)將若干NDU和基本包頭拼接為圖1所示的LDU數(shù)據(jù)幀，復接過程中的LDU緩存在內(nèi)部RAM中，待復接NDU存入FIFO后，計算該NDU數(shù)據(jù)在緩存RAM中的起始地址，然后將數(shù)據(jù)從FIFO中搬入緩存 RAM中，直到NDU的長度達到最大長度或者對應(yīng)節(jié)點的隊列為空，狀態(tài)機進入Head狀態(tài)，向RAM中寫入LDU頭。狀態(tài)機結(jié)束一次LDU復接，重新回到IDLE狀態(tài)。

四、測試結(jié)果

外部激勵產(chǎn)生NDU測試數(shù)據(jù)包，測試通信速率從2Mbps-80Mbps，LDU包長度從4Kbit-160Kbit，測試NDU數(shù)據(jù)通過RapidIO總線寫入到FPGA中， FPGA每2ms發(fā)起一次復接，復接分為單通道和雙通道并行復接兩種情況，F(xiàn)PGA內(nèi)部計時器（5ns步進）計算LDU復接過程消耗的時間，測試結(jié)果見表2。

從表2測試結(jié)果可見：

1、本文的高速數(shù)據(jù)復接方法處理時延短，在160Mbps通信速率下，雙通道同時進行數(shù)據(jù)復接僅需要不足200us的通信時間，在2ms時隙情況下，復接環(huán)節(jié)僅占時隙的十分之一，數(shù)據(jù)鏈協(xié)議，編碼調(diào)制留下了充足的處理時間，能夠滿足多通道動態(tài)TDMA下對數(shù)據(jù)復接提出的強實時性要求。

2、FPGA的數(shù)據(jù)復接處理時延單通道和雙通道沒有明顯差異，通信速率2Mbps、8Mbps， 40Mbps，80Mbps時雙通道的復接時間分別是單通道復接時間的1.12、1.18、1.24、1.29倍，本設(shè)計可以適用多通道高實時性的數(shù)據(jù)復接。

五、結(jié)論

本文設(shè)計一種基于FPGA的數(shù)據(jù)復接方法，滿足由于動態(tài)時隙TDMA環(huán)境下低時延強實時性的要求，能夠?qū)崿F(xiàn)高速、多通道并行的數(shù)據(jù)復接，重點研究了復接過程中的數(shù)據(jù)存儲和隊列管理，本文根據(jù)FPGA的特點用FIFO實現(xiàn)基于文件存儲結(jié)構(gòu)的分布式排隊管理器，對于通信、圖像處理等需要快速數(shù)據(jù)隊列調(diào)度的應(yīng)用具有參考意義。

參 考 文 獻

[1] 徐世許，王濤. INS/GPS組合導航系統(tǒng)的數(shù)據(jù)精確同步方法[J]. 中國慣性技術(shù)學報，2008，16（5）：563 – 565.

[2] 王昭. 一種適用于多信道聯(lián)合組網(wǎng)的時隙分配新算法[J].電訊技術(shù)，2014，54（4）：506-512.[WANG Zhao. A New Algorithm for Time Slot Assignment in Multi-Channel Networking Environments[J].Telecommunication Eengineering， 2014，54（4）：506-512.].

[3] 楊保平，陳永光，陳軍，徐忠富.基于FPGA 的戰(zhàn)術(shù)數(shù)據(jù)鏈中繼傳輸復接技術(shù)[J].系統(tǒng)工程與電子技術(shù).2010，32（12）：2628-2631.

[4] 宋學瑞，蔡子裕，段青青.基于FPGA 的同步數(shù)字復接系統(tǒng)設(shè)計與實現(xiàn)[J].計算機測量與控制.2008，16（ 8）：1174-1176.

[5] 趙妍.高速數(shù)據(jù)復接器. [D].西安：西安電子科技大學，2007：10.

[6] 肖勇軍.基于FPGA的數(shù)字復接器的設(shè)計與實現(xiàn)[D].武漢：武漢大學，2004.5.

[7] 黃飛.高速數(shù)據(jù)復接器的研究與實現(xiàn)[D].武漢：武漢大學，2004.5.

[8] 王琦.異步高速數(shù)據(jù)復接器. [D].西安：西安電子科技大學，2010：12.

[9] Wolf Wayne.FPGA-Base System Design [M].Beijing：Prentice Hall PTR，2005.

[10] 杜貴然，張民選，謝倫國.Pentium 系統(tǒng)采用SSRAM/ SDRAM存儲器的性能分析[J].計算機工程與科學.1996.18（3）：16-20.