高速模數(shù)/數(shù)模轉(zhuǎn)換電路的研究與實(shí)現(xiàn)

童旭升

(中國(guó)電子科技集團(tuán)公司第20研究所，西安 710068)

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高速模數(shù)/數(shù)模轉(zhuǎn)換電路的研究與實(shí)現(xiàn)

童旭升

(中國(guó)電子科技集團(tuán)公司第20研究所，西安 710068)

摘要：收發(fā)信道一直以來(lái)都是通信系統(tǒng)的一個(gè)重要組成部分。隨著數(shù)字化集成電路的發(fā)展，高速數(shù)字電路逐步代替大部分模擬電路，而收發(fā)信道后高速的數(shù)模/模數(shù)轉(zhuǎn)換電路顯得尤為重要。詳細(xì)介紹了一種通用的高速模數(shù)/數(shù)模轉(zhuǎn)換電路的實(shí)現(xiàn)方法，并且已經(jīng)在L波段某型通信系統(tǒng)中應(yīng)用。

關(guān)鍵詞：模數(shù)/數(shù)模轉(zhuǎn)換；數(shù)字電路；現(xiàn)場(chǎng)可編程門(mén)陣列；數(shù)字信號(hào)處理器

0引言

設(shè)計(jì)一種2路模數(shù)轉(zhuǎn)換和1路正交上變頻數(shù)模轉(zhuǎn)換電路，將射頻部分下變頻得到的70 MHz中頻信號(hào)經(jīng)過(guò)AD9246采樣后通過(guò)DS92LV16串并轉(zhuǎn)換為低壓差分信號(hào)(LVDS),送往信號(hào)處理芯片，將DS92LV16芯片轉(zhuǎn)換得到的信號(hào)送往AD9957,經(jīng)上變頻和濾波得到70 MHz模擬中頻信號(hào)。同時(shí)數(shù)字信號(hào)處理器(DSP)可通過(guò)串口和控制器局域網(wǎng)(CAN)總線完成參數(shù)控制以及狀態(tài)查詢(xún)等功能。

1理論基礎(chǔ)

在一般通信系統(tǒng)中，信號(hào)的頻率在某一有限的頻帶(fL，fH)上，而且信號(hào)的帶寬與信號(hào)的最高頻率fH相比要小很多，因此使用奈奎斯特第一采樣定理不再合適，這種情況下采用帶通采樣定理。

帶通采樣定理表述為：設(shè)有一個(gè)頻率帶限信號(hào)x(t)，其頻率范圍限制在(fL，fH)范圍內(nèi)，如果其采樣頻率滿足[1]：

(1)

式中:n能取滿足fs≥2(fH-fL)的最大正整數(shù)(0,1,2,…)，則用fs進(jìn)行等間隔采樣所得到的信號(hào)采樣值x(nTs)能準(zhǔn)確恢復(fù)出原始信號(hào)x(t)。

對(duì)于本系統(tǒng)來(lái)說(shuō)，中頻信號(hào)為70 MHz，選擇采樣頻率fs=40 MHz。

2設(shè)計(jì)實(shí)現(xiàn)與驗(yàn)證

2.1芯片選型

現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)作為核心處理器完成的任務(wù)為：數(shù)組從AD9246輸出，根絕芯片參考時(shí)鐘將數(shù)據(jù)緩存至雙口隨機(jī)存儲(chǔ)器(RAM)，并通知DSP收數(shù)，將DS92LV16經(jīng)過(guò)串并變換輸出的數(shù)據(jù)存入雙口RAM，并通知AD9957取數(shù)，配置AD9957為正交上變頻模式，根據(jù)芯片的參考時(shí)鐘將數(shù)據(jù)輸出給AD9957進(jìn)行正交上變頻至70 MHz。

圖1　硬件系統(tǒng)啟動(dòng)流程

模/數(shù)轉(zhuǎn)換器選擇ADI公司的AD9246，該芯片可以在70 MHz中頻時(shí)達(dá)到71.7 dBc的信噪比(SNR)(72.7 dBFS)以及85 dBc的無(wú)雜散動(dòng)態(tài)范圍(SFDR)，而功耗在125 MSPS時(shí)只有395 mW，帶寬范圍可以達(dá)到650 MHz[2]。

數(shù)模轉(zhuǎn)換器采用AD9957，該芯片可以1 GSPS內(nèi)部系統(tǒng)時(shí)鐘(高達(dá)400 MHz模擬輸出)，數(shù)據(jù)吞吐速率達(dá)到250 MHz I/Q，相位噪聲小于125 dBc/Hz(1 kHz偏移，400 MHz載波)，大于80 dB的窄帶SFDR，以及反正弦濾波器和4～252倍的差值范圍。AD9957可以工作在正交調(diào)制模式(QDUC)、數(shù)/模轉(zhuǎn)換器(DAC)差值模式以及單頻調(diào)制模式。本文將使用的是QDUC正交調(diào)制模式，此模式使用直接數(shù)字合成器(DDS)和內(nèi)置的速率差值濾波器。在這種情況下，2個(gè)并行速率差值濾波器組支持同向和正交(I/Q)信號(hào)的基帶處理，DDS可以提供要由基帶信號(hào)進(jìn)行調(diào)制的載波信號(hào)。在QDUC模式下，AD9957的數(shù)據(jù)接口并行地輸入時(shí)序交錯(cuò)式18位I和Q字。一個(gè)18位的I字之后是一個(gè)18位的Q字[3]，以此類(lèi)推。這樣一個(gè)18位的I字和一個(gè)18位的Q字共同構(gòu)成一個(gè)內(nèi)部樣本。數(shù)據(jù)分配器和格式器對(duì)I和Q字進(jìn)行解交錯(cuò)處理，以便每個(gè)樣本沿著內(nèi)部數(shù)據(jù)通路以并行的方式進(jìn)行傳播。I和Q數(shù)據(jù)路徑均處于活動(dòng)狀態(tài)；并行時(shí)鐘可將I/Q數(shù)據(jù)輸入同步至AD9957。DDS內(nèi)核將正交(正弦和余弦)本振信號(hào)提供給正交調(diào)制器，在這里差值I和Q樣本乘以相應(yīng)的載波相位并相加，從而產(chǎn)生正交調(diào)制的數(shù)據(jù)流。此數(shù)據(jù)流通過(guò)反sinc濾波器[4]和輸出幅度乘法器，然后施加于14位DAC，從而產(chǎn)生正交調(diào)制模擬輸出信號(hào)。

DSP通過(guò)同步串行總線接收并處理來(lái)自其他模塊的系統(tǒng)控制接口控制文件(ICD)，并通過(guò)FPGA轉(zhuǎn)換實(shí)現(xiàn)對(duì)接收和激勵(lì)通道的控制指令；通過(guò)CAN總線[5]完成模塊狀態(tài)回傳、機(jī)內(nèi)自檢(BIT)、程序在線燒寫(xiě)等功能。

隨著數(shù)字信號(hào)處理算法的高速發(fā)展，其在通信系統(tǒng)尤其雷達(dá)、無(wú)線電和電子戰(zhàn)領(lǐng)域的應(yīng)用普遍，現(xiàn)在高速數(shù)模/模數(shù)轉(zhuǎn)換已經(jīng)逐步向射頻端靠近，這就對(duì)數(shù)模和模數(shù)轉(zhuǎn)換提出更高要求，尤其在更高的采樣速率、位寬和更高的動(dòng)態(tài)范圍[6]。

數(shù)模轉(zhuǎn)換電路原理框圖見(jiàn)圖2。

數(shù)模轉(zhuǎn)換電路實(shí)現(xiàn)對(duì)射頻電路輸出的70 MHz中頻信號(hào)采集、轉(zhuǎn)發(fā)，同時(shí)實(shí)現(xiàn)對(duì)來(lái)自信號(hào)處理器的基帶波形調(diào)制并DA轉(zhuǎn)換以及和其它模塊的通信(CAN總線與串口通信)。

2.2模數(shù)轉(zhuǎn)換驗(yàn)證

將0 dB的70 MHz模擬中頻輸入到AD9246，F(xiàn)PGA在對(duì)AD9246進(jìn)行配置后可以使用chipscope得到FPGA收到的AD9246經(jīng)過(guò)模數(shù)轉(zhuǎn)換所得數(shù)字信號(hào)波形,如圖3所示。

將FPGA得到的70 MHz數(shù)字信號(hào)送給DSP，使用快速傅里葉變換(FFT)后的波形如圖4所示。

2.3模數(shù)轉(zhuǎn)換的驗(yàn)證

把基帶信號(hào)波形通過(guò)DSP寫(xiě)入靜態(tài)隨機(jī)存儲(chǔ)器SRAM中，F(xiàn)PGA從SRAM中讀出數(shù)據(jù)并配置AD9957為正交上變頻模式工作在70 MHz，然后從頻譜儀上讀出的波形如圖5所示。

圖2　數(shù)模轉(zhuǎn)換電路原理框圖

圖3　FPGA采樣得到的70 MHz數(shù)字信號(hào)

圖4　經(jīng)過(guò)FFT變換后的數(shù)字信號(hào)波形

圖5　AD9957輸出的70 MHz模擬中頻信號(hào)

3結(jié)束語(yǔ)

本系統(tǒng)實(shí)現(xiàn)了對(duì)模擬中頻70 MHz信號(hào)的數(shù)模變換。由FPGA、DSP架構(gòu)的核心處理器完成AD9957的數(shù)模變換、AD9246的模數(shù)變換，并通過(guò)FFT變換和chipcope采樣對(duì)信號(hào)進(jìn)行驗(yàn)證，目前該系統(tǒng)已經(jīng)成功地在L波段某型通信系統(tǒng)使用，大大提高了系統(tǒng)的整體性能。

參考文獻(xiàn)

[1]陶玉柱,胡建旺,崔佩璋.軟件無(wú)線電技術(shù)綜述[J].通信技術(shù),2011,44(1):37-39.

[2]李坤賀,岳曾敬.基于查找表和CORDIC 算法的混合型 NCO 設(shè)計(jì)[J].兵工自動(dòng)化,2014,33(3):43-46.

[3]Analog Devices,Inc.AD9957 data sheet[M].Norwood,MA02062 USA:Analog Devices,Inc,2006.

[4]Analog Devices,Inc.AD9246 data sheet[M].Norwood,MA02062 USA:Analog Devices,Inc.2006.

[5]KROUPA V F.Direct digital frequency synthesizers [M].Hoboken NJ:Wiley-IEEE Press,1999.

[6]Andraka R.A survey of CORDIC algorithms for FPGA based computers[C]//Andraka,ray:Proceedings of The 1998 ACM/SIGDA Sixth International Symposium on Field Programmable Gate Arrays.ACM,Monterey,California,USA,1998:191-200.

Study and Realization of High-speed AD/DA Conversion Circuit

TONG Xu-sheng

(The 20th Research Institute of CETC,Xi'an 710068,China)

Abstract:The transmit/receive channel is an important part of communication system all along.Especially with the development of digital integrated circuit (IC)，the analog circuit is replaced by high speed digital circuit step by step，so the high speed analog to digital/digital to analog (AD/DA) conversion circuit after transmit/receive channel becomes more important.This paper introduces a general realization method of high speed AD/DA conversion circuit,and the system has been already applied to a L-band communication system.

Key words:analog to digital/digital to analog conversion;digital circuit;field programmable gate array；digital signal processor

收稿日期:2016-02-29

中圖分類(lèi)號(hào)：TN792

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：CN32-1413(2016)02-0091-03

DOI:10.16426/j.cnki.jcdzdk.2016.02.023