10位高速分級(jí)比較型單斜模數(shù)轉(zhuǎn)換器

張　娜，金　濤

(1.中國(guó)海洋大學(xué)信息科學(xué)與工程學(xué)院，山東青島266100；2.中國(guó)石油大學(xué)(華東)機(jī)電工程學(xué)院，山東青島266580)

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10位高速分級(jí)比較型單斜模數(shù)轉(zhuǎn)換器

張娜1，金濤2

(1.中國(guó)海洋大學(xué)信息科學(xué)與工程學(xué)院，山東青島266100；2.中國(guó)石油大學(xué)(華東)機(jī)電工程學(xué)院，山東青島266580)

摘要：本文設(shè)計(jì)了一種用于CMOS圖像傳感器的高速列并行分級(jí)比較型單斜模數(shù)轉(zhuǎn)換器。利用兩個(gè)斜坡發(fā)生器，采取兩次分區(qū)間比較和減法運(yùn)算相結(jié)合的方式，將信號(hào)分級(jí)轉(zhuǎn)換。結(jié)合流水線操作模式，轉(zhuǎn)換速度比傳統(tǒng)單斜模數(shù)轉(zhuǎn)換器提高12倍。該ADC在0.18 μm工藝下，實(shí)現(xiàn)了10位精度和263 ks/s的高轉(zhuǎn)換速度。ADC的DNL=+0.83/-0.82 LSB，INL=+0.51/-1.5 LSB，SNR=58.28 dB，ENOB=9.3 bit。

關(guān)鍵詞：?jiǎn)涡保涣胁⑿?；模?shù)轉(zhuǎn)換器；減法器

0引言

單斜模數(shù)轉(zhuǎn)換器[1]具有結(jié)構(gòu)簡(jiǎn)單、面積小、功耗低等優(yōu)點(diǎn)，特別適合用于大像素陣列CMOS圖像傳感器的列并行處理電路中。然而單斜ADC的轉(zhuǎn)換時(shí)間與斜坡臺(tái)階數(shù)成正比，ADC位數(shù)每增加一位，轉(zhuǎn)換時(shí)間成倍增長(zhǎng)，難以滿(mǎn)足10位及以上高精度圖像傳感器的高速應(yīng)用需求[2]。

文獻(xiàn)[3-4]提出的兩步式單斜模數(shù)轉(zhuǎn)換器采取3位、7位分別轉(zhuǎn)換的方式，需要9個(gè)斜坡發(fā)生器，斜坡之間匹配較難實(shí)現(xiàn)，易產(chǎn)生轉(zhuǎn)換誤差，且大量的斜坡發(fā)生器和信號(hào)線會(huì)增加電源和面積消耗；以3位、7位的方式轉(zhuǎn)換，轉(zhuǎn)換速度較難得到大幅提升，隨著第一級(jí)轉(zhuǎn)換位數(shù)的增加，斜坡發(fā)生器數(shù)量指數(shù)上升，硬件上難以實(shí)現(xiàn)。

本文將設(shè)計(jì)一種10位分級(jí)比較型單斜ADC，對(duì)像素信號(hào)采取兩次分區(qū)間比較和減法運(yùn)算相結(jié)合的方式，并采用兩級(jí)流水式操作模式，轉(zhuǎn)換速度比傳統(tǒng)單斜ADC提高12倍，且基本不增加列級(jí)電路復(fù)雜度，有利于高速列并行CMOS圖像傳感器的實(shí)現(xiàn)。

1整體結(jié)構(gòu)和工作原理

本文提出的分級(jí)比較型單斜ADC基本工作原理如下：對(duì)(m+n)位的模數(shù)轉(zhuǎn)換器采用兩次分區(qū)間比較，先采用2m個(gè)臺(tái)階的斜坡信號(hào)進(jìn)行高m位的模數(shù)轉(zhuǎn)換；再?gòu)脑斎胄盘?hào)中減去高m位對(duì)應(yīng)的斜坡信號(hào)得到轉(zhuǎn)換差值；然后利用2n個(gè)臺(tái)階的斜坡信號(hào)轉(zhuǎn)換剩下的低n位。兩次轉(zhuǎn)換的結(jié)果通過(guò)邏輯電路組合成m+n位二進(jìn)制數(shù)據(jù)。

圖1為分級(jí)比較型單斜模數(shù)轉(zhuǎn)換器結(jié)構(gòu)示意圖。主要包括以下模塊：斜坡發(fā)生器、計(jì)數(shù)器、鎖存器、比較器、采樣保持電路、減法器和數(shù)字邏輯電路。其中，斜坡發(fā)生器與計(jì)數(shù)器單元為所有列共用，其他模塊電路，對(duì)應(yīng)于640列像素每列一個(gè)。計(jì)數(shù)器控制斜坡發(fā)生器產(chǎn)生斜坡信號(hào)，計(jì)數(shù)器1為m位，計(jì)數(shù)器2為n位。斜坡信號(hào)1和光強(qiáng)信號(hào)為比較器的兩個(gè)輸入信號(hào)，當(dāng)兩者達(dá)到一致時(shí)比較器輸出翻轉(zhuǎn)。比較器輸出翻轉(zhuǎn)信號(hào)通過(guò)鎖存器輸出一個(gè)窄脈沖信號(hào)，用來(lái)控制寄存器存儲(chǔ)此時(shí)計(jì)數(shù)器1中的m位數(shù)值，同時(shí)控制減法器對(duì)輸入信號(hào)和此時(shí)的斜坡信號(hào)值做差值。隨后差值送入第二級(jí)比較器，與斜坡信號(hào)2進(jìn)行比較，從而得到低n位數(shù)值。最后通過(guò)數(shù)字邏輯電路得到m+n位數(shù)字信號(hào)。

普通單斜模數(shù)轉(zhuǎn)換器完成m+n位轉(zhuǎn)換約需要2m+n個(gè)時(shí)鐘周期，對(duì)于10位ADC即為1 024個(gè)時(shí)鐘周期。采用本文設(shè)計(jì)的分級(jí)比較型單斜模數(shù)轉(zhuǎn)換器，完成m+n位轉(zhuǎn)換約需要2m+2n個(gè)時(shí)鐘周期，若取m=n，則對(duì)于10位ADC僅需要64個(gè)時(shí)鐘周期，綜合考慮差值計(jì)算和采樣保持所耗費(fèi)的時(shí)間，ADC轉(zhuǎn)換速度可提高12倍以上。

圖1　ADC結(jié)構(gòu)圖Fig.1　ADC structure diagram

2電路設(shè)計(jì)

2.1比較器

圖2　比較器結(jié)構(gòu)圖Fig.2　Comparator structure

比較器將代表光強(qiáng)的像素信號(hào)與斜坡信號(hào)進(jìn)行比較，當(dāng)兩者相等時(shí)輸出翻轉(zhuǎn)。

本文設(shè)計(jì)的CMOS圖像傳感器采用列并行結(jié)構(gòu)，列處理電路寬度與像素單元寬度一致，即比較器水平方向的寬度由像素單元的寬度所限制，因此本文選用兩級(jí)差分對(duì)運(yùn)放的簡(jiǎn)單結(jié)構(gòu)[5-6]，如圖2所示，既節(jié)省面積，又滿(mǎn)足精度要求。

比較器工作原理如下：

a.采樣階段。

首先復(fù)位開(kāi)關(guān)clk1、clk2閉合，然后開(kāi)關(guān)clks閉合、clkramp關(guān)斷，復(fù)位結(jié)束后復(fù)位開(kāi)關(guān)clk1、clk2斷開(kāi)，復(fù)位階段完成。采樣電容C1上的電荷為：

Q1=(Vin-Vref)·C1，

(1)

采樣電容C2上存儲(chǔ)的電荷為0，C2上下極板電平相等。

b.比較階段。

開(kāi)關(guān)clks斷開(kāi)，開(kāi)關(guān)clkramp閉合，采樣電容C1上的電荷為：

(2)

采樣電容C1、C2上電荷總量不變，由公式(1)、(2)可得：

VX=Vramp-Vin+Vref，

(3)

VY=VZ，

(4)

其中VX、VY、VZ分別為X、Y、Z點(diǎn)的電壓值。

由公式(3)、(4)可以看出，比較器實(shí)現(xiàn)將斜坡電壓Vramp與輸入信號(hào)Vin相比較的功能。

2.2減法器

第一級(jí)量化出m位數(shù)字信號(hào)后，需要計(jì)算輸入信號(hào)和高m位數(shù)字信號(hào)對(duì)應(yīng)的模擬值的差值送入下一級(jí)量化[7]。根據(jù)單斜模數(shù)轉(zhuǎn)換器的工作原理可知，高m位數(shù)字信號(hào)對(duì)應(yīng)的模擬值即為比較器翻轉(zhuǎn)時(shí)刻的斜坡的臺(tái)階信號(hào)。

采用開(kāi)關(guān)電容減法器來(lái)實(shí)現(xiàn)差值的計(jì)算，其結(jié)構(gòu)如圖3所示。

圖3　減法器結(jié)構(gòu)圖Fig.3　Subtractor structure

Vcom是兩級(jí)比較器的輸出翻轉(zhuǎn)信號(hào)，觸發(fā)鎖存器產(chǎn)生脈沖信號(hào)，控制開(kāi)關(guān)clkc選通接入斜坡信號(hào)Vramp。由于整個(gè)電路的工作是建立在電荷守恒原理的基礎(chǔ)之上，為保證電路正常工作，開(kāi)關(guān)clka和clkb須采用兩相不交疊時(shí)鐘控制，clkc接通在clkb閉合的時(shí)間范圍之內(nèi)?？傻玫綔p法器輸出電壓與輸入電壓的關(guān)系如公式(5)所示：

(5)

其中Vra為比較器翻轉(zhuǎn)時(shí)刻的斜坡信號(hào)值。若取Cs=Cf，可在減法器的輸出端計(jì)算出高位轉(zhuǎn)換的差值，并利用斜坡最低參考值Vrefl將差值調(diào)整至第二級(jí)比較器工作范圍內(nèi)。

2.3數(shù)字誤差校正

若比較器存在失調(diào)誤差，使得在高m位轉(zhuǎn)換時(shí)得出錯(cuò)誤的二進(jìn)制代碼，在求差值時(shí)就會(huì)減掉錯(cuò)誤的參考電壓，從而得到錯(cuò)誤的差值，差值可能超出低n位模數(shù)轉(zhuǎn)換的斜坡范圍，從而產(chǎn)生全1或全0的輸出，導(dǎo)致第二級(jí)的轉(zhuǎn)換錯(cuò)誤[8]。

因此需采用數(shù)字誤差校正技術(shù)來(lái)解決失調(diào)誤差的問(wèn)題。對(duì)于用來(lái)轉(zhuǎn)換高位數(shù)據(jù)的斜坡發(fā)生器1，附加一位冗余位，即進(jìn)行m+1位轉(zhuǎn)換，一個(gè)臺(tái)階的高度為ΔV=(Vrefh-Vrefl)/2m+1。對(duì)于用來(lái)轉(zhuǎn)換低位數(shù)據(jù)的斜坡發(fā)生器2，2n個(gè)臺(tái)階的總高度可設(shè)為2ΔV=(Vrefh-Vrefl)/2m。高位轉(zhuǎn)換得出的m+1位和低位轉(zhuǎn)換得到的n位，經(jīng)過(guò)數(shù)字誤差校正，最終可得到m+n位數(shù)字信號(hào)。這樣可解決因失調(diào)誤差差值溢出的問(wèn)題，并可放寬對(duì)比較器的設(shè)計(jì)精度的要求，從而縮減列級(jí)芯片面積，實(shí)現(xiàn)高精度。

2.4流水線操作

在兩級(jí)比較器前端添加采樣保持電路，對(duì)輸入信號(hào)和差值信號(hào)進(jìn)行采樣保持，可將高m+1位轉(zhuǎn)換與低n位轉(zhuǎn)換流水進(jìn)行。兩級(jí)轉(zhuǎn)換由兩相不交疊時(shí)鐘分別控制，避免相互干擾。具體時(shí)序如圖4所示。

圖4　流水線操作流程圖Fig.4　Pipelined operation flow

利用分級(jí)比較型單斜ADC采用兩級(jí)轉(zhuǎn)換的電路特點(diǎn)，通過(guò)簡(jiǎn)單的添加兩個(gè)采樣保持電路，無(wú)需增加其他硬件和改變電路時(shí)序，可實(shí)現(xiàn)輸入信號(hào)轉(zhuǎn)換和差值轉(zhuǎn)換并行的流水線操作模式。即第一級(jí)先采樣輸入信號(hào)，進(jìn)行輸入信號(hào)轉(zhuǎn)換和差值計(jì)算，差值信號(hào)被第二級(jí)采樣；然后第二級(jí)轉(zhuǎn)換差值信號(hào)，同時(shí)第一級(jí)可轉(zhuǎn)換下一行像素的信號(hào)值，因此高低位轉(zhuǎn)換可并行進(jìn)行，電路的工作速度得到提升。若采用數(shù)字誤差校正技術(shù)，高位轉(zhuǎn)換時(shí)間約為2m+1，低位轉(zhuǎn)換時(shí)間約為2n。若在m+1和n基本相等的情況下，最快可使電路的轉(zhuǎn)換速度提高一倍。

3設(shè)計(jì)結(jié)果

本設(shè)計(jì)采用Smic 0.18 μm CMOS工藝，其整體性能見(jiàn)表1。

表1　ADC的整體性能

ADC的性能分析如圖5所示，ADC的DNL=+0.83/-0.82 LSB，INL=+0.51/-1.5 LSB，SNR=58.28 dB，ENOB=9.3 bit。

圖5　ADC性能分析Fig.5　ADC performance analysis

4結(jié)語(yǔ)

本文設(shè)計(jì)了一種用于CMOS圖像傳感器的高速列并行分級(jí)比較型單斜模數(shù)轉(zhuǎn)換器。對(duì)像素信號(hào)采取兩級(jí)分區(qū)間比較和減法運(yùn)算相結(jié)合的方式，結(jié)合兩級(jí)流水式操作模式，轉(zhuǎn)換速度可比傳統(tǒng)單斜模數(shù)轉(zhuǎn)換器提高12倍以上。對(duì)設(shè)計(jì)的ADC進(jìn)行仿真驗(yàn)證，并與幾種傳統(tǒng)的單斜ADC進(jìn)行了比較，如表2所示。本文設(shè)計(jì)的ADC較傳統(tǒng)單斜ADC速度性能得到提升，可滿(mǎn)足高速列并行CMOS圖像傳感器應(yīng)用需求。

表2　ADC性能比較

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(責(zé)任編輯李小玲)

A 10bit High Speed Two-levels Single-slope ADC

ZHANG Na1，JIN Tao2

(1.College of Information Science and Engineering，Ocean University of China，Qingdao Shandong 266100，China；2.College of Mechanical &Electrical Engineering，China University of Petroleum，Qingdao Shandong 266580，China)

Abstract:A design of highspeedcolumn parallel two-levels single-slope ADC for CMOS image sensor is presented. The signal is converted by two sub division and subtraction operation using two ramp generators. With the pipelined operation mode，the conversion speed is 12 times higher than that of the conventional single slope ADC. The ADC achieves 10 bit accuracy and 263 ks/s high conversion rate with 0.18μm process. The DNL，INL，SNR，ENOB of the ADC are +0.83/-0.82 LSB，+0.51/-1.5 LSB，58.28 dB and 9.3 bit respectively.

Keywords:single-slope； column parallel； analog-to-digital converter； subtractor

中圖分類(lèi)號(hào)：TN402

文獻(xiàn)標(biāo)志碼：A

文章編號(hào)：1001-6600(2016)01-0032-06

基金項(xiàng)目：國(guó)家自然科學(xué)基金資助項(xiàng)目(51405514)；青島市科技發(fā)展計(jì)劃資助項(xiàng)目(13-1-4-249-jch)；山東省自然科學(xué)基金資助項(xiàng)目(ZR2014FQ027)；中央高?；究蒲袠I(yè)務(wù)費(fèi)專(zhuān)項(xiàng)資金資助(201513015)。

收稿日期：2015-05-15

doi:10.16088/j.issn.1001-6600.2016.01.005

通信聯(lián)系人：張娜(1980—)，女，山東青島人，中國(guó)海洋大學(xué)講師。E-mail：baiquanbaiquan@126.com