基于FPGA+DSP的數(shù)字中頻收發(fā)機(jī)的設(shè)計(jì)

摘 要： 基于數(shù)字下/上變頻的原理，以FPGA+DSP為核心提出了一種高性能數(shù)字中頻收發(fā)機(jī)的實(shí)現(xiàn)方案。首先闡述了直接數(shù)字下變頻和數(shù)字上變頻的實(shí)現(xiàn)原理，提出了延時(shí)校正濾波器的設(shè)計(jì)方法和濾波系數(shù)。之后探討了模數(shù)轉(zhuǎn)換器采樣電路、數(shù)字下/上變頻的FPGA設(shè)計(jì)邏輯、DSP數(shù)據(jù)讀寫和處理流程、數(shù)模轉(zhuǎn)換器轉(zhuǎn)換及濾波電路的實(shí)現(xiàn)方法。最后對(duì)實(shí)際系統(tǒng)進(jìn)行了回環(huán)測(cè)試，測(cè)試結(jié)果表明該系統(tǒng)具有良好的實(shí)時(shí)性。

關(guān)鍵詞： 數(shù)字中頻收發(fā)機(jī)； FPGA+DSP； 數(shù)字下變頻； 數(shù)字上變頻

中圖分類號(hào)： TN85?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2016）15?0078?03

Abstract： On the basis of the theories of digital down?conversion （DDC） and digital up?conversion （DUC）， a high?performance digital intermediate frequency （IF） transceiver is proposed， which takes FPGA+DSP as the core. The implementation theories of direct DDC and DUC are expounded， and the design method and filtering coefficient of the delayed correcting filter are put forward. And then the implementation methods of ADC sampling circuit， FPGA design logic of DDC/DUC， DSP data read?write and processing flow， DAC conversion circuit and filtering circuit are discussed. The actual system was tested with loopback mode. The test results prove that the system has good real?time performance.

Keywords： digital IF transceiver； FPGA+DSP； DDC； DUC

0 引 言

目前，無線電通信領(lǐng)域存在著多種通信體系并存的現(xiàn)象，并且各種標(biāo)準(zhǔn)競爭激烈，頻率資源緊張[1]。未來的無線通信設(shè)備需要充分利用頻率資源，將多種無線通信系統(tǒng)融合到一起，適應(yīng)各種標(biāo)準(zhǔn)，從而實(shí)現(xiàn)多頻段多模式，而數(shù)字中頻技術(shù)為解決這些問題提供了有效的方法。

數(shù)字中頻技術(shù)能夠在同一硬件平臺(tái)上通過重新配置軟件實(shí)現(xiàn)對(duì)不同體制和模式的通信數(shù)據(jù)的處理，具有很好的通用性和靈活性，并使系統(tǒng)更易于互聯(lián)和升級(jí)，而軟件無線電為數(shù)字中頻的實(shí)現(xiàn)提供了一種思路。

軟件無線電是基于通用的硬件平臺(tái)，用軟件實(shí)現(xiàn)無線通信的一門技術(shù)，由于其具有很強(qiáng)的開放性和可重構(gòu)性，從而在無線通信領(lǐng)域得到了廣泛的應(yīng)用[2]。理想情況下，軟件無線電要求ADC，DAC等器件直接工作在射頻頻段，目前，受成本和技術(shù)條件的限制，在設(shè)計(jì)收發(fā)機(jī)時(shí)一般采用兩級(jí)混頻結(jié)構(gòu)[3]：射頻頻段的混頻在模擬域?qū)崿F(xiàn)，中頻頻段的混頻在數(shù)字域?qū)崿F(xiàn)。本文針對(duì)中頻信號(hào)的數(shù)字域處理，基于FPGA+DSP提出了一種高性能數(shù)字中頻收發(fā)機(jī)的方案。

1 理論分析

數(shù)字中頻模塊的主要功能是實(shí)現(xiàn)數(shù)字信號(hào)在基帶和中頻之間的轉(zhuǎn)換；同時(shí)為了減輕DSP的處理壓力，數(shù)字中頻處理還起到了采樣率轉(zhuǎn)換的作用。與傳統(tǒng)的模擬收發(fā)機(jī)相比，數(shù)字中頻收發(fā)機(jī)主要有以下幾方面的優(yōu)點(diǎn)：

（1）減少了模擬電路的非線性失真、增益變化、溫漂和直流漂移等影響；

（2）體積小、重量輕，便于生產(chǎn)和調(diào)試；

（3）采用數(shù)字混頻實(shí)現(xiàn)正交解調(diào)，幾乎可以做到絕對(duì)正交，并避免了模擬混頻產(chǎn)生的寄生信號(hào)和交調(diào)失真；

（4）參數(shù)配置靈活，數(shù)據(jù)能靈活處理和長期保存。

其中，數(shù)字中頻模塊由數(shù)字下變頻器和數(shù)字上變頻器兩部分構(gòu)成，數(shù)字下/上變頻的實(shí)現(xiàn)方案如圖1所示。

1.1 直接數(shù)字下變頻

數(shù)字下變頻的主要目的是經(jīng)過數(shù)字混頻將A/D轉(zhuǎn)換輸出中頻信號(hào)搬移至基帶，然后通過抽取、濾波完成信道提取任務(wù)。

1.2 I，Q兩路基帶信號(hào)延時(shí)校正濾波

本文討論的數(shù)字中頻收發(fā)機(jī)的中頻[f0=]120 MHz，帶寬[B=]40 MHz。取[m=1，]則采樣頻率[fs=]160 MHz。在設(shè)計(jì)延時(shí)校正濾波器時(shí)，首先基于Parks?McClellan準(zhǔn)則[5]設(shè)計(jì)了歸一化通帶截止頻率[π8、]阻帶截止頻率[π4、]通帶起伏0.1 dB、阻帶衰減60 dB的48階FIR原型濾波器，再抽取成4組多相分支濾波器。由于第1，3組分支濾波器具有線性相位，而且群延遲分別為5和5.5個(gè)時(shí)鐘周期，因此將第3，1組系數(shù)分別用作I，Q兩路的延時(shí)校正濾波。I，Q兩路的濾波系數(shù)如表1所示。

1.3 數(shù)字上變頻

數(shù)字上變頻器完成信號(hào)從基帶到中頻的轉(zhuǎn)換，同時(shí)將基帶采樣率提高到系統(tǒng)要求的采樣率上。

數(shù)字上變頻的實(shí)現(xiàn)過程：首先對(duì)基帶信號(hào)的同相和正交分量做四倍內(nèi)插。在相鄰采樣點(diǎn)間插入3個(gè)零值點(diǎn)后，信號(hào)的頻譜范圍由[-π，π]壓縮為[[-π4，π4]]。為濾除[[-π4，π4]]之外的頻譜，需對(duì)內(nèi)插后的信號(hào)低通濾波。由于信號(hào)的中頻為零，帶寬[B=]40 MHz，采樣頻率[fs=]320 MHz，本文基于Parks?McClellan準(zhǔn)則設(shè)計(jì)了歸一化通帶截止頻率[π8，]阻帶截止頻率[π4，]通帶起伏0.1 dB、阻帶衰減120 dB的96階FIR低通濾波器。在完成內(nèi)插和低通濾波后，基帶信號(hào)的同相和正交分量分別與120 MHz正交載頻信號(hào)相乘，載頻信號(hào)基于查表法由NCO產(chǎn)生。相乘后的兩路信號(hào)求和，即得到數(shù)字上變頻后的中頻信號(hào)。

2 系統(tǒng)的軟硬件設(shè)計(jì)與實(shí)現(xiàn)

系統(tǒng)的中頻回波從SMA接頭輸入，由ADC采樣電路完成模數(shù)轉(zhuǎn)換后傳送給FPGA；采樣信號(hào)在FPGA內(nèi)部首先完成數(shù)字下變頻，然后通過EMIF接口傳數(shù)給DSP；DSP先將數(shù)據(jù)存儲(chǔ)到DDR2，再根據(jù)需要將數(shù)據(jù)讀入內(nèi)存進(jìn)行處理，處理后通過EMIF接口傳數(shù)給FPGA；數(shù)據(jù)在FPGA內(nèi)部完成數(shù)字上變頻，完成DAC數(shù)模轉(zhuǎn)換和帶通濾波后，從SMA接頭輸出，從而完成數(shù)字中頻的收發(fā)。系統(tǒng)總體結(jié)構(gòu)框圖如圖2所示。

2.1 ADC采樣電路

中頻信號(hào)從SMA接頭輸入后，首先由ADC采樣電路進(jìn)行模數(shù)轉(zhuǎn)換。其中，ADC選用ADS62P49，最高采樣率可達(dá)250 MSPS，支持DDR LVDS和并行CMOS兩種輸出模式[6]。ADC的模擬工作電壓為3.3 V，數(shù)字工作電壓為1.8 V；工作時(shí)鐘由FPGA提供，可根據(jù)需要靈活配置，本系統(tǒng)設(shè)定采樣頻率為160 MHz；為保證ADC與FPGA間的數(shù)據(jù)傳輸可靠性，輸出模式采用DDR LVDS。電平轉(zhuǎn)換電路采用SN74AVCH4T245，以保證ADC（1.8 V）與FPGA（2.5 V）相連的I/O電平兼容。

2.2 FPGA設(shè)計(jì)

中頻信號(hào)在數(shù)模轉(zhuǎn)換后輸入到FPGA。本系統(tǒng)的FPGA選用Xilinx生產(chǎn)的XC4VSX55，這是一款適用于高性能信號(hào)處理應(yīng)用的FPGA，擁有Virtex?4 SX系列中最豐富的DSP單元和RAM資源[7]。FPGA內(nèi)部的邏輯結(jié)構(gòu)基于VHDL編程實(shí)現(xiàn)，其結(jié)構(gòu)主要分為四部分：數(shù)字下變頻模塊、EMIF接口邏輯、數(shù)字上變頻模塊、FPGA工作狀態(tài)寄存器。

2.3 DSP設(shè)計(jì)

本系統(tǒng)中，DSP負(fù)責(zé)讀取、存儲(chǔ)、處理、回送FPGA預(yù)處理過的數(shù)據(jù)，并監(jiān)控FPGA的工作狀態(tài)。DSP選用TMS320C6455，這是TI C6000系列的一款高性能單核定點(diǎn)DSP，在1.2 GHz的時(shí)鐘頻率下處理性能[8]可達(dá)9 600 MIPS。DSP的軟件流程基于C編程實(shí)現(xiàn)，由初始化配置和數(shù)據(jù)讀寫操作兩部分組成，如圖3所示。

2.4 DAC轉(zhuǎn)換與濾波電路

FPGA完成數(shù)字上變頻后，由DAC進(jìn)行數(shù)模轉(zhuǎn)換。DAC選用AD9736，這是Analog Devices生產(chǎn)的一款14位高速數(shù)模轉(zhuǎn)換器，在DDR LVDS模式下，最高轉(zhuǎn)換速率可達(dá)1 200 MSPS[9]。DAC的工作電壓有3.3 V和1.8 V兩種，數(shù)據(jù)接口采用DDR LVDS模式。時(shí)鐘方面，首先用ICS8442將20 MHz晶振時(shí)鐘倍頻至320 MHz，濾波后作為AD9736的數(shù)模轉(zhuǎn)換時(shí)鐘；AD9736將該時(shí)鐘二分頻，輸出給FPGA作為數(shù)字上變頻模塊的時(shí)鐘源；FPGA再回送160 MHz的數(shù)據(jù)時(shí)鐘給AD9736。數(shù)模轉(zhuǎn)換完成后，采用變壓器ETC?1?13將差分信號(hào)轉(zhuǎn)換成單端信號(hào)，再以變壓器ADT?1T?1P將該信號(hào)隔離、放大，最后用三階LC帶通網(wǎng)絡(luò)濾波，由HMC599ST89E放大后從SMA頭輸出。

3 系統(tǒng)測(cè)試

為檢測(cè)系統(tǒng)的可用性，對(duì)系統(tǒng)進(jìn)行回環(huán)測(cè)試：用Matlab生成脈寬為128 μs、帶寬為40 MHz、采樣頻率為80 MHz的零中頻LFM信號(hào)，隨DSP程序燒寫到FLASH中。上電后DSP從FLASH讀取該信號(hào)并寫入DDR2。數(shù)據(jù)寫入完成后，DSP從DDR2讀取該數(shù)據(jù)，發(fā)送至FPGA的DA_RAM中，然后使能DA發(fā)數(shù)。系統(tǒng)回環(huán)測(cè)試結(jié)果如圖4所示。圖4中（a）圖是用ChipScope抓取的DA_RAM中的部分基帶信號(hào)波形?；鶐盘?hào)在FPGA內(nèi)部完成數(shù)字上變頻，產(chǎn)生LFM中頻信號(hào)。圖4（b）是用示波器抓取的中頻信號(hào)截圖，該信號(hào)峰峰值為384 mV，脈寬為128 μs，頻率隨時(shí)間從100 MHz線性增加到140 MHz。將D/A輸出與A/D輸入通過同軸線相連，把中頻信號(hào)引入ADC采樣電路，在FPGA內(nèi)部完成數(shù)字下變頻。圖4（c）是用ChipScope抓取AD_RAM_1中的部分基帶信號(hào)波形，可見數(shù)字上/下變頻前后，基帶信號(hào)的包絡(luò)隨頻率增加有所衰減，但相位基本保持不變，這表明該系統(tǒng)能準(zhǔn)確、高效地實(shí)現(xiàn)數(shù)字下/上變頻和基帶數(shù)據(jù)處理，并有很強(qiáng)的適應(yīng)性。

4 結(jié) 論

數(shù)字化、軟件化是當(dāng)前通信技術(shù)發(fā)展的必然趨勢(shì)，本文借鑒軟件無線電的思想，利用大規(guī)模FPGA和高速DSP提出了一種基于FPGA+DSP的高性能數(shù)字中頻收發(fā)機(jī)的實(shí)現(xiàn)方案，并對(duì)實(shí)際系統(tǒng)進(jìn)行了回環(huán)測(cè)試，測(cè)試結(jié)果表明該系統(tǒng)能高效地實(shí)現(xiàn)數(shù)字下/上變頻和基帶數(shù)據(jù)處理，并有很強(qiáng)的適應(yīng)性，可靈活配置，容易實(shí)現(xiàn)寬帶和多信道化，非常適合目前軟件無線電硬件平臺(tái)設(shè)計(jì)，具有廣泛的應(yīng)用前景。

參考文獻(xiàn)

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