基于以太網(wǎng)的多功能一體化數(shù)據(jù)采集系統(tǒng)

朱健軍,倪有糧

(浙江工業(yè)大學(xué) 信息工程學(xué)院，浙江 杭州 310023)

?

基于以太網(wǎng)的多功能一體化數(shù)據(jù)采集系統(tǒng)

朱健軍,倪有糧

(浙江工業(yè)大學(xué) 信息工程學(xué)院，浙江 杭州 310023)

摘要：針對目前機(jī)房集中監(jiān)控系統(tǒng)產(chǎn)生的數(shù)據(jù)量大，且通用數(shù)據(jù)采集器功能單一、實(shí)時(shí)性差的問題，提出一款以京微雅閣SoC系列FPGA為核心設(shè)計(jì)實(shí)現(xiàn)的多功能一體化數(shù)據(jù)采集系統(tǒng).通過分析通用數(shù)據(jù)采集器實(shí)時(shí)傳輸?shù)碾y點(diǎn)，系統(tǒng)采用了軟硬協(xié)同的設(shè)計(jì)方法，由Cortex M3實(shí)現(xiàn)系統(tǒng)的網(wǎng)絡(luò)協(xié)議及數(shù)據(jù)調(diào)度算法，并利用可編程邏輯對異步串口及以太網(wǎng)接口進(jìn)行硬件加速.它能夠?qū)崿F(xiàn)同時(shí)對多個(gè)接口進(jìn)行數(shù)據(jù)采集，并通過以太網(wǎng)實(shí)時(shí)傳輸.實(shí)際系統(tǒng)的運(yùn)行測試，驗(yàn)證了該平臺的可靠性和實(shí)時(shí)性，并且系統(tǒng)具有較高的數(shù)據(jù)吞吐能力和靈活的擴(kuò)展性.

關(guān)鍵詞：以太網(wǎng)；數(shù)據(jù)采集；軟硬協(xié)同設(shè)計(jì)；可編程邏輯門陣列

以4G/WiFi為標(biāo)志的下一代無線網(wǎng)絡(luò)，主要采用微基站的建設(shè)方式，以提升每個(gè)用戶的接入帶寬.微基站數(shù)量的成倍增長，需要采集、傳輸、處理的機(jī)房監(jiān)控信息也呈幾何級增長.而傳統(tǒng)的機(jī)房集中監(jiān)控系統(tǒng)中，動(dòng)力環(huán)境監(jiān)控、視頻監(jiān)控、門禁及智能防盜、能耗及節(jié)能管理等各成體系，監(jiān)控信息零散，難以統(tǒng)一管理.隨著機(jī)房基站運(yùn)營維護(hù)工作的日益精細(xì)化，單一功能的數(shù)據(jù)采集系統(tǒng)已無法滿足下一代無線網(wǎng)絡(luò)機(jī)房深度運(yùn)維的需要.目前，數(shù)據(jù)采集系統(tǒng)大多采用單片機(jī)[1]或DSP[2]作為控制核心.單片機(jī)的時(shí)鐘頻率較低，軟件運(yùn)行時(shí)間在整個(gè)采樣時(shí)間中占很大的比例，實(shí)時(shí)性較差；DSP較擅長密集的乘加運(yùn)算，很難完成復(fù)雜的硬件邏輯控制.近年來，國內(nèi)外對于實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)進(jìn)行了大量研究[3-6]，其主要集中于系統(tǒng)架構(gòu)及數(shù)據(jù)采集算法的設(shè)計(jì).同時(shí)，F(xiàn)PGA器件以其并行處理能力強(qiáng)，控制邏輯由硬件實(shí)現(xiàn)[7]，及在高速、大容量數(shù)據(jù)采集領(lǐng)域的相關(guān)應(yīng)用[8]，也越來越受到了人們的關(guān)注.

數(shù)據(jù)實(shí)時(shí)采集及傳輸主要有兩個(gè)難點(diǎn)：一是如何在有限的軟件處理資源上，減小在兼顧實(shí)時(shí)性和準(zhǔn)確性時(shí)耗費(fèi)的大量計(jì)算時(shí)間；二是如何減小數(shù)據(jù)傳輸?shù)难訒r(shí)，以提高系統(tǒng)的網(wǎng)絡(luò)速度和數(shù)據(jù)采集的實(shí)時(shí)性.對于難點(diǎn)一，可以對系統(tǒng)的軟硬件結(jié)構(gòu)進(jìn)行協(xié)同設(shè)計(jì)和優(yōu)化，在保證準(zhǔn)確性的基礎(chǔ)上緩解軟件的處理壓力.對于難點(diǎn)二，可以對系統(tǒng)的網(wǎng)絡(luò)及數(shù)據(jù)接口進(jìn)行硬件加速，簡化系統(tǒng)的硬件設(shè)計(jì)，以減小數(shù)據(jù)在傳輸上的延時(shí).鑒于此，提出了一款以京微雅閣SoC系列FPGA為核心的數(shù)據(jù)采集系統(tǒng).

1系統(tǒng)架構(gòu)

該系統(tǒng)是一個(gè)數(shù)據(jù)采集和信息處理的一體化平臺，在現(xiàn)有動(dòng)力環(huán)境監(jiān)控基礎(chǔ)上，融合了智能防盜、溫濕度、消防等模塊，并采用了底層數(shù)據(jù)采集與上層業(yè)務(wù)應(yīng)用分離的創(chuàng)新架構(gòu).由各類傳感器實(shí)現(xiàn)對機(jī)房環(huán)境中大量數(shù)據(jù)的采集，并通過AI和DI等接口上傳數(shù)據(jù)，由軟件來實(shí)現(xiàn)系統(tǒng)復(fù)雜的控制和業(yè)務(wù)，系統(tǒng)結(jié)構(gòu)如圖1所示.

圖1　系統(tǒng)總體結(jié)構(gòu)圖Fig.1　Structure of the global system

該系統(tǒng)采用的核心是京微雅閣高度集成化的SoC系列FPGA CME-M7，內(nèi)含嵌入式處理器Cortex M3和大量可編程邏輯.設(shè)計(jì)的主要思想是將采集器的軟件實(shí)現(xiàn)和硬件設(shè)計(jì)集中在單芯片中，以大大縮短數(shù)據(jù)和指令的傳輸延時(shí).軟件上，對數(shù)據(jù)的協(xié)議格式進(jìn)行了簡化設(shè)計(jì)并合理地定義數(shù)據(jù)調(diào)度方式，減小了協(xié)議處理的時(shí)間和系統(tǒng)的反應(yīng)時(shí)間；硬件上，利用FPGA的并行處理能力，對主要的業(yè)務(wù)接口進(jìn)行了硬件加速，不僅減輕了軟件的處理壓力，而且大大增強(qiáng)了業(yè)務(wù)口的并發(fā)性和實(shí)時(shí)性.

2系統(tǒng)軟件設(shè)計(jì)

系統(tǒng)軟件結(jié)構(gòu)設(shè)計(jì)如圖2所示，主要包括數(shù)據(jù)采集模塊、控制模塊、數(shù)據(jù)傳輸模塊及告警模塊.其中，數(shù)據(jù)采集模塊包含多種類型的數(shù)據(jù)輸入接口，用于采集多種類型的環(huán)境和設(shè)備狀態(tài)數(shù)據(jù).控制模塊用于接收并處理由數(shù)據(jù)采集模塊提供的數(shù)據(jù)，通過數(shù)據(jù)傳輸模塊上傳處理后的數(shù)據(jù)，并用于協(xié)調(diào)和控制多接口采集時(shí)其他模塊的工作.數(shù)據(jù)傳輸模塊用于上傳控制模塊處理后的數(shù)據(jù).告警模塊用于檢測數(shù)據(jù)采集模塊提供的數(shù)據(jù)是否正常，并且在數(shù)據(jù)異常時(shí)生成并上傳告警信號.

圖2　系統(tǒng)軟件結(jié)構(gòu)示意圖Fig.2　Structure of the system software

2.1　控制模塊

控制模塊是系統(tǒng)軟件最重要的組成部分，具體包括采集數(shù)據(jù)緩存隊(duì)列、數(shù)據(jù)集成單元、數(shù)據(jù)封裝單元、數(shù)據(jù)壓縮單元、數(shù)據(jù)分級單元、高優(yōu)先級輸出隊(duì)列、低優(yōu)先級輸出隊(duì)列、實(shí)時(shí)輸出隊(duì)列、數(shù)據(jù)輸出切換單元及數(shù)據(jù)傳輸頻率設(shè)置單元，如圖3所示.

圖3　控制模塊結(jié)構(gòu)示意圖Fig.3　Structure of the control module

數(shù)據(jù)集成單元，對原始數(shù)據(jù)進(jìn)行集成化處理，以生成具有統(tǒng)一數(shù)據(jù)格式的有效凈荷.集成單元分別針對不同來源和類型的原始數(shù)據(jù)預(yù)先設(shè)置了相應(yīng)的描述原型，參數(shù)包括：數(shù)據(jù)采集時(shí)間參數(shù)，數(shù)據(jù)采集來源參數(shù)，數(shù)據(jù)類型參數(shù)，數(shù)據(jù)有效時(shí)段參數(shù)，如某項(xiàng)數(shù)據(jù)每1 ms采樣一次，則該數(shù)據(jù)的有效時(shí)段為自采集時(shí)間起的1 ms內(nèi).經(jīng)數(shù)據(jù)集成單元的整合統(tǒng)一后，彌補(bǔ)了多元化的采集數(shù)據(jù)在格式上的差異，有利于對采集數(shù)據(jù)進(jìn)行識別、分析和處理.

數(shù)據(jù)分級單元，對經(jīng)過壓縮的數(shù)據(jù)包按照其重要程度進(jìn)行分級，分別送入高、低、實(shí)時(shí)三個(gè)輸出隊(duì)列.分級單元根據(jù)數(shù)據(jù)采集來源參數(shù)，將特定數(shù)據(jù)來源的數(shù)據(jù)包置入特定輸出隊(duì)列，如將數(shù)據(jù)有效時(shí)段比較長的數(shù)據(jù)包置入低優(yōu)先級輸出隊(duì)列，將數(shù)據(jù)有效時(shí)段比較短的數(shù)據(jù)包置入高優(yōu)先級輸出隊(duì)列，而將數(shù)據(jù)有效時(shí)段即將過期的數(shù)據(jù)包置入實(shí)時(shí)數(shù)據(jù)輸出隊(duì)列.

數(shù)據(jù)輸出切換單元，負(fù)責(zé)在三個(gè)隊(duì)列之間進(jìn)行切換，從而選擇將哪個(gè)輸出隊(duì)列的數(shù)據(jù)送至數(shù)據(jù)傳輸模塊進(jìn)行傳輸.對于實(shí)時(shí)輸出隊(duì)列，一般要求在壓縮后的數(shù)據(jù)包進(jìn)入隊(duì)列后立即發(fā)出，因此一旦該隊(duì)列內(nèi)出現(xiàn)有效傳輸數(shù)據(jù)，則立即向數(shù)據(jù)輸出切換單元發(fā)送中斷信號，數(shù)據(jù)輸出切換單元立即將該隊(duì)列中的數(shù)據(jù)送至數(shù)據(jù)傳輸模塊；對于高、低優(yōu)先級輸出隊(duì)列則采用基于權(quán)重的切換策略，即高優(yōu)先級隊(duì)列和低優(yōu)先級隊(duì)列分別具有不同的傳輸權(quán)重值，用兩個(gè)輸出隊(duì)列中待傳輸?shù)挠行?shù)據(jù)量乘上各自的權(quán)重值后，權(quán)重計(jì)算結(jié)果高的隊(duì)列被切換至數(shù)據(jù)傳輸模塊進(jìn)行傳輸.

3系統(tǒng)硬件設(shè)計(jì)

3.1　系統(tǒng)硬件

系統(tǒng)硬件結(jié)構(gòu)如圖4所示，依靠主控芯片CME-7 FPGA和交換芯片RTL8306E為主要硬件支撐.該CME-7 FPGA內(nèi)嵌ARM Cortex M3處理器，具備齊全的外設(shè)驅(qū)動(dòng)，并含有大量的可編程邏輯資源.系統(tǒng)主要由Cortex M3主控模塊和通信接口模塊構(gòu)成.

圖4　系統(tǒng)硬件結(jié)構(gòu)圖Fig.4　Structure of the system hardware

3.2　主控模塊

采用的是京微雅閣M7系列FPGA為系統(tǒng)的核心芯片，支持300 MHz性能的ARM Cortex M3，200 MHz性能的FPGA邏輯，集成DMA控制器、DDR控制器、雙12位1 MS/s ADC以及8 KB Cache等，豐富的邏輯資源和標(biāo)準(zhǔn)外設(shè)與處理器集成在一起，使系統(tǒng)變得更加穩(wěn)定可靠.

系統(tǒng)中，Cortex M3與FPGA邏輯采用AHB方式進(jìn)行通信，并以狀態(tài)寄存器的方式來進(jìn)行數(shù)據(jù)收發(fā)狀態(tài)的告知.所有的寄存器被設(shè)在了FPGA側(cè)，Cortex M3通過AHB總線查詢或修改狀態(tài)寄存器的值.由于Cortex M3與以太網(wǎng)、UART接口的通信方式非常類似，下面只討論了Cortex M3與以太網(wǎng)接口的通信.

當(dāng)FPGA中有一幀以太網(wǎng)數(shù)據(jù)被接收時(shí)，會將數(shù)據(jù)直接寫入接收數(shù)據(jù)緩存，置位相應(yīng)的以太網(wǎng)接收狀態(tài)寄存器，并輸出一中斷脈沖至Cortex M3.Cortex M3通過AHB總線讀取到相應(yīng)的接收狀態(tài)位有效時(shí)，立即將接收數(shù)據(jù)緩存中的數(shù)據(jù)通過AHB總線讀出，并將其狀態(tài)位清0.

當(dāng)Cortex M3中有數(shù)據(jù)需要通過以太網(wǎng)發(fā)送時(shí)，會將數(shù)據(jù)通過AHB總線寫入發(fā)送數(shù)據(jù)緩存，并置位相應(yīng)的以太網(wǎng)發(fā)送狀態(tài)寄存器.FPGA以輪詢的方式讀取各發(fā)送狀態(tài)寄存器中的值，當(dāng)讀取到相應(yīng)的發(fā)送狀態(tài)位有效時(shí)，立即將發(fā)送緩存中的數(shù)據(jù)讀出，并將其狀態(tài)位清0.

3.3　通信模塊

該模塊主要完成以太網(wǎng)接口時(shí)序的設(shè)計(jì)和4路UART接口的拓展，實(shí)現(xiàn)系統(tǒng)的以太網(wǎng)、串口通信功能.對于以太網(wǎng)，硬件層采用RTL8306E，它是一款集成10/100 M交換、PHY功能的以太網(wǎng)交換芯片.FPGA中，以太網(wǎng)接口需要按RMII的時(shí)序與交換芯片進(jìn)行通信，輸入時(shí)在使能信號rmii_rxdv有效時(shí)，以時(shí)鐘的上升沿對輸入數(shù)據(jù)rmii_rxdi進(jìn)行采樣，具體時(shí)序設(shè)計(jì)如圖5所示；輸出時(shí)置高使能信號rmii_txen，以時(shí)鐘的下降沿對rmii_txdo進(jìn)行輸出，具體時(shí)序設(shè)計(jì)如圖6所示.經(jīng)實(shí)際測試，系統(tǒng)能實(shí)現(xiàn)以太網(wǎng)聯(lián)網(wǎng)功能，并支持Web服務(wù)；在多傳感器并行采集數(shù)據(jù)且大數(shù)據(jù)量上傳時(shí)，系統(tǒng)仍能保證不丟數(shù)據(jù)，且采樣周期最小控制在2 s內(nèi).

由于串口的控制簡單，目前大多數(shù)的數(shù)據(jù)采集設(shè)備都帶UART通信接口.系統(tǒng)中，F(xiàn)PGA實(shí)現(xiàn)了4路串口，提高了系統(tǒng)集成度，并節(jié)省硬件成本.多路串口的數(shù)據(jù)采集，是在FPGA中設(shè)計(jì)一個(gè)串口控制器[9]去采集多路串口.系統(tǒng)充分利用了FPGA的并行處理能力，將串口控制器設(shè)計(jì)為4路串口的并行收發(fā)及相應(yīng)RAM讀寫的硬件電路，即每路串口都有獨(dú)立的RAM及串口收發(fā)模塊[10]，這樣大大提高了串口通信的實(shí)時(shí)性.經(jīng)實(shí)際測試，4路串口以最大波特率115 200 bps并行通信時(shí)，系統(tǒng)穩(wěn)定可靠，且串口環(huán)回時(shí)間均小于8 ms.

圖5　以太網(wǎng)接收接口時(shí)序設(shè)計(jì)Fig.5　Timing design of the Ethernet receive interface

圖6　以太網(wǎng)發(fā)送接口時(shí)序設(shè)計(jì)Fig.6　Timing design of the Ethernet send interface

4結(jié)論

系統(tǒng)采用京微雅閣SoC系列FPGA作為該嵌入式數(shù)據(jù)采集系統(tǒng)的控制核心，以最簡單的硬件結(jié)構(gòu)實(shí)現(xiàn)目標(biāo)應(yīng)用，大大提升系統(tǒng)的穩(wěn)定性；同時(shí)充分利用片內(nèi)的可編程邏輯進(jìn)行并行加速，增強(qiáng)了系統(tǒng)的實(shí)時(shí)性.經(jīng)驗(yàn)證，系統(tǒng)能很好地滿足實(shí)時(shí)監(jiān)控和遠(yuǎn)程管理的設(shè)計(jì)需求，并已得到了現(xiàn)場應(yīng)用.除基站機(jī)房外，該系統(tǒng)也可廣泛應(yīng)用于水利、金融、交通、煤炭、公安、監(jiān)獄等部門的中心機(jī)房環(huán)境數(shù)據(jù)的監(jiān)測.

參考文獻(xiàn)：

[1]徐丹陽，童建平，隋成華，等.光柵光譜儀中的高速數(shù)據(jù)采集系統(tǒng)[J].浙江工業(yè)大學(xué)學(xué)報(bào)，2014，42(6)：690-693.

[2]郭德亮，郭淑琴，鮑衛(wèi)兵.基于突發(fā)光信號的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與研究[J].浙江工業(yè)大學(xué)學(xué)報(bào)，2010，38(1)：46-48.

[3]FERRERO M F J, VALLEDOR L M, CAMPO R J C, et al. Low-cost open-source multi-function data acquisition system for accurate measurements[J]. Measurement,2014,55:265-271.

[4]NIETO J, DE A G, RUIZ M, et al. A high throughput data acquisition and processing model for applications based on GPUs[J]. Fusion engineering and design,2015,96/97:895-898.

[5]WANG Z L, ZHANG S S, CHANG J, et al. Adaptive data acquisition algorithm in Raman distributed temperature measurement system[J].Optik,2014,125:1821-1824.

[6]游雪峰，文玉梅，李平.以太網(wǎng)分布式數(shù)據(jù)采集同步和實(shí)時(shí)傳輸研究[J].儀器儀表學(xué)報(bào)，2006，27(4)：384-388.

[7]王敬美，楊春玲.基于FPGA和UART的數(shù)據(jù)采集器設(shè)計(jì)[J].電子器件，2009，32(2)：386-390.

[8]ZHENG W, LIU R, ZHANG M, et al. Design of FPGA based high-speed data acquisition and real-time data processing system on J-TEXT tokamak[J]. Fusion engineering and design,2014,89:698-701.

[9]韓德紅，張顯才，李向東.基于FPGA的串口控制器設(shè)計(jì)與實(shí)現(xiàn)[J].空軍雷達(dá)學(xué)院學(xué)報(bào)，2008，22(2)：113-116.

[10]劉鳳新，趙堅(jiān)固.基于FPGA的多路并行獨(dú)立串口的實(shí)現(xiàn)[J].儀表技術(shù)與傳感器，2010(11)：44-47.

(責(zé)任編輯：劉巖)

An integrated multi-function data acquisition system based on the Ethernet

ZHU Jianjun, NI Youliang

(College of Information Engineering, Zhejiang University of Technology, Hangzhou 310023, China)

Abstract:In current data acquisition system, data produced by the concentrated monitor system is huge, the function of general data acquisition equipment is single, and the real-time performance is bad. In this paper, an integrated multi-function data acquisition system is proposed based on Capital Microelectronics SoC series FPGA. By analyzing the difficulties of real-time transmission in general data acquisition equipment, a methodology of hardware-software co-design method is applied in the whole system, in which the network protocol and data scheduling algorithm are implemented in Cortex M3,and the programmable logic is used to accelerate the asynchronous serial interfaces and Ethernet interface. The system is used to collect data from multiple interfaces,and implement real-time transmission in the Ethernet. The running test in the real system shows that the platform is reliable and has high real-time performance. It also has a high data throughput and flexible expansibility.

Keywords:Ethernet; data acquisition; hardware-software co-design; FPGA

中圖分類號：TP274.2

文獻(xiàn)標(biāo)志碼：A

文章編號：1006-4303(2016)01-0058-04

作者簡介：朱健軍(1974—)，男，浙江義烏人，高級工程師，研究方向?yàn)槲锫?lián)網(wǎng)，E-mail：zjj@zjut.edu.cn.

基金項(xiàng)目：國家火炬計(jì)劃項(xiàng)目(2013GH010615)

收稿日期：2015-05-18