高穩(wěn)可變頻率源的低雜散設計與實現(xiàn)*

解東亮，潘明海，王 龍

(南京航空航天大學電子信息工程學院，江蘇 南京 210016)

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高穩(wěn)可變頻率源的低雜散設計與實現(xiàn)*

解東亮，潘明海，王 龍

(南京航空航天大學電子信息工程學院，江蘇 南京 210016)

現(xiàn)代雷達電子對抗廣泛使用DRFM對雷達信號進行采樣、存儲與處理。傳統(tǒng)頻率合成技術無法同時滿足高性能DRFM對頻率信號的穩(wěn)定、低雜散、多路相參等指標要求。研究了頻率源輸出信號的抖動與雜散諧波對采樣系統(tǒng)雜散性能的影響，結合傳統(tǒng)頻率合成技術，設計了基于FPGA和低噪聲時鐘抖動消除器的頻率源電路，并對初級信號的諧波抑制設計了基于帶通濾波器和微帶濾波器的窄帶濾波電路。最后，對系統(tǒng)的測試結果表明，本設計可輸出多路頻率范圍為2.27～2600MHz(分段)的頻率信號，步進小于10kHz。信號相位噪聲優(yōu)于-95dBc/Hz @100kHz，雜散抑制優(yōu)于-60dBc。

頻率源;低雜散;諧波抑制;濾波電路

0 引言

DRFM技術可以產(chǎn)生相干的雷達回波信號，從而實現(xiàn)對雷達系統(tǒng)的欺騙干擾，是針對現(xiàn)代相干體制雷達的有效方法[1-2]。其對雷達信號處理的關鍵環(huán)節(jié)是高精度采樣與重構[3-4]，需要一個高質(zhì)量的頻率源作為采樣時鐘。為了保證系統(tǒng)頻率的相關性，頻率源不僅需要為DRFM提供采樣時鐘，同時也要為上、下變頻模塊提供本振信號。頻率源輸出信號的穩(wěn)定度、諧波雜散等性能直接影響整體系統(tǒng)的性能指標。目前，頻率源的主要實現(xiàn)方法是采用頻率合成技術，按合成方法不同可分為直接模擬合成、直接數(shù)字合成、間接數(shù)字合成三種。其中，直接模擬合成方法是通過混頻器、倍頻器以及分頻器等模擬電路實現(xiàn)頻率的合成，其優(yōu)點在于相位噪聲抑制較好，但其電路復雜，功耗和成本較大。直接數(shù)字合成即DDS技術，通過數(shù)字技術產(chǎn)生一組數(shù)字序列，再利用數(shù)模轉換器將數(shù)字序列轉換為模擬輸出，其優(yōu)勢在于頻率步進小、電路簡單，但受制于數(shù)模轉換器的輸出性能有限，所以合成頻率的信號頻率不高，雜散抑制性能不足。間接頻率合成使用鎖相環(huán)技術，通過鑒相器、環(huán)路濾波器、分頻器等構建閉路反饋系統(tǒng)實現(xiàn)頻率合成。鎖相環(huán)技術輸出頻帶較寬、雜散抑制高，但相位噪聲抑制能力不足[5]。

在實際工程應用中，常需要多路相參的不同頻率信號，三種頻率合成技術并不能滿足需求。本文設計的高穩(wěn)可變頻率源使用鎖相環(huán)技術，并通過FPGA控制分頻比，可實現(xiàn)多路相參的頻率輸出，同時針對諧波抑制需求較高的應用設計了窄帶濾波電路，既可以滿足多路相參可變頻率信號的需求，又保證了輸出頻率的雜散性能及穩(wěn)定度。

1 頻率源信號雜散對采樣系統(tǒng)性能的影響

1.1 時鐘抖動對雜散性能影響

DRFM在進行高速采樣時，采樣時鐘的抖動和雜散對整體系統(tǒng)的雜散性能有著決定性的影響。時鐘抖動是指時域上實際時鐘與理想時鐘相比存在的超前或滯后的偏移，通常可以分為長周期抖動、均方根抖動和周期間抖動等。對于采樣系統(tǒng)而言,主要受到周期間抖動(時鐘的連續(xù)周期間的偏差)的影響[6]。周期性時鐘抖動的示意圖如圖1所示，其中虛線波形表示理想時鐘的上升沿，實線波形表示實際時鐘，水平直線是ADC中時鐘電路的觸發(fā)閾值，tk是第k個時鐘沿的實際時間，即實線波形相鄰兩個上升沿與觸發(fā)閾值的交點時刻，虛線波形與觸發(fā)閾值的交點時刻為kT。

圖1 時鐘抖動時域示意圖

圖中tjitter(k)是第k個時鐘邊沿的抖動，定義為：

tjitter(k)=tk-kT

(1)

關于時鐘抖動和采樣系統(tǒng)相位噪聲關系的研究較多[7-9]，寬帶采樣系統(tǒng)的信噪比與采樣時鐘的抖動密切相關，忽略量化噪聲等因素影響，由時鐘抖動引起的輸出信號的信噪比的公式如下：

(2)

式中，tjitter為時鐘抖動。由式(2)可以看出，在采樣系統(tǒng)設計時，根據(jù)系統(tǒng)工作頻率和信噪比要求可以計算出對應的時鐘抖動：

(3)

通過以上分析可知,隨著輸入信號頻率的提高，采樣系統(tǒng)對時鐘抖動的可接受最大范圍也越來越苛刻，除了根據(jù)式(3)可以計算時鐘抖動外，許多高性能ADC和DAC器件也提供了不同輸入頻率下對時鐘抖動的限制條件[10]，可以為系統(tǒng)設計提供參考。

1.2 雜散諧波分量對采樣系統(tǒng)雜散性能的影響

在頻率源的研制過程中,會因為PCB版布線、電源輸入噪聲、參考信號噪聲等的影響而使得輸出信號中混雜一些諧波分量，這些諧波分量有的幅度較高，會嚴重影響采樣系統(tǒng)的雜散性能。

設含有諧波分量的采樣時鐘信號為sspur(t)，頻率fs、幅度為As。

sspur(t)=Assin(2πfst)+Acsin(2πfct)

(4)

式中，fc和Ac是雜散諧波分量的頻率和幅度，基于理想時鐘的采樣時刻為時鐘信號的正向過零時刻，即s(t)=0。設諧波分量導致采樣時刻出現(xiàn)的偏移時間為ΔT，令:

Assin(2πfs(t+ΔT))+Acsin(2πfc(t+ΔT))=0

(5)

通常情況下諧波分量幅度要遠小于時鐘信號幅度，可認為As?Ac，ΔT≈0，則可以得到偏移時間為：

(6)

設采樣系統(tǒng)的采樣信號為x(t)，其經(jīng)過采樣輸出為：

(7)

由式(7)可以看出，采樣系統(tǒng)的采樣時鐘信號中含有諧波分量，導致采樣輸出信號中也混雜了雜散分量，當諧波分量頻率較高時，會因為不滿足奈奎斯特采樣定理而產(chǎn)生欠采樣，導致采樣后的信號產(chǎn)生混疊，在基帶內(nèi)會出現(xiàn)雜散分量，其頻率位置為：

(8)

同時，計算出輸出信號中雜散的幅度后還可以計算出系統(tǒng)的雜散電平SFDR為：

(9)

圖2是使用Matlab軟件對1GHz采樣信號進行仿真得到的采樣輸出頻譜，其中采樣時鐘fs=2.5GHz，雜散分量fc=2.5GHz。由于欠采樣導致在基帶內(nèi)800MHz處產(chǎn)生了雜散諧波，其雜散電平值為-34.75dBc，與根據(jù)式(9)計算出的理論雜散電平值-34.0dBc近似一致(誤差是因式(7)近似取值而產(chǎn)生的)。

圖2 1GHz采樣信號輸出頻譜

可以看出，采樣時鐘的抖動和雜散直接影響了采樣系統(tǒng)的雜散指標，因此在頻率源為高精度數(shù)據(jù)采樣系統(tǒng)提供采樣時鐘輸入時，必須根據(jù)系統(tǒng)指標要求，針對諧波分量進行濾波處理，并在設計研制過程中從布線、串擾、噪聲引入等方面優(yōu)化設計。

2 頻率源的設計與實現(xiàn)

本設計可輸出多路2.27～2600MHz(頻段2.27～236.36、263.3～288.9、296.25～325、338.6～371.4、395.7～433、474～520、592.5～650、790～866.7、1185～1300、2370～2600MHz)頻帶內(nèi)的高穩(wěn)定頻率可變時鐘信號。頻率源采用FPGA控制時鐘抖動消除器產(chǎn)生時鐘信號，由于高頻段信號雜散較為復雜，本頻率源針對信號雜散抑制設計了靈活的時鐘調(diào)理電路。本時鐘源硬件設計方案如圖3 所示。

圖3 時鐘源硬件設計框圖

2.1 頻率源硬件設計

頻率源使用FPGA控制高穩(wěn)定超低噪聲時鐘抖動消除器產(chǎn)生初級頻率信號。超低噪聲時鐘抖動消除器采用TI公司的LMK04906，該器件輸出信號頻偏在100Hz～20MHz內(nèi)的RMS(均方根抖動)為123fs，可以保證輸出信號的高穩(wěn)定度。頻率產(chǎn)生基于集成高性能壓控振蕩器(VCO)型鎖相環(huán)(Phase Locked Loop，簡稱PLL)原理。VCO型鎖相環(huán)的結構原理如圖4所示，其在工作時利用鑒相器產(chǎn)生相位誤差來驅(qū)動電荷泵產(chǎn)生與相位誤差對應的正/負電流脈沖串CPout。低通濾波器通過對CPout求積分產(chǎn)生“干凈”的電壓信號Vtune來驅(qū)動VCO產(chǎn)生對應頻率。

圖4 PLL型VCO原理框圖

對LMK04906的控制采用Xilinx Spartan-6系列FPGA芯片XC6SLX25，該芯片接口豐富，價格較低，有利于降低頻率源成本。FPGA對LMK04906的控制模式采用SPI接口總線，通過配置LMK04906的寄存器設置其各項輸出參數(shù)。LMK04906采用雙環(huán)路 PLLatinum 鎖相環(huán)架構可工作于單/雙PLL模式。其工作原理如圖5所示。

圖5 雙PLL工作原理框圖

當工作在雙PLL模式時，PLL1在外部參考信號的驅(qū)動下為PLL2提供精確的低相噪?yún)⒖紩r鐘，需要為第一級環(huán)路濾波器設計窄帶濾波器(帶寬10～200Hz)以過濾外部噪聲。第二級環(huán)路濾波器帶寬設置為50～200kHz，借助片內(nèi)VCO高頻偏處和板上VCO低頻偏處的良好的相噪特性，可輸出極低相噪的頻率信號。

當工作在單PLL模式時，不需要PLL1和外部參考輸入，只需要一款壓控晶振為PLL2提供輸入即可。

為進一步提高輸出頻率的雜散性能，設計了基于帶通濾波器與微帶濾波器級聯(lián)的窄帶濾波鏈路。以1.25GHz輸出頻率為例，帶通濾波器選擇Mini公司的CBP-1307C+，其通帶范圍為1215～1400MHz，2.5GHz處抑制約為62dB。微帶濾波電路采用抽頭式發(fā)夾型設計[11]，可以對2.5GHz和3.75GHz處的諧波進行更“干凈”的過濾。其全帶寬插損仿真結果如圖6所示，其中m2和m3分別為二次、三次諧波頻率點。

圖6 微帶濾波電路全帶寬插損

2.2 頻率源步進設計

頻率源的步進由FPGA控制LMK0490內(nèi)部的各級分頻器來實現(xiàn)，如圖7所示，恒溫晶振輸出10MHz參考信號經(jīng)R2分頻產(chǎn)生鑒相頻率，分頻器R2取值范圍1～4095，因此鑒相頻率fpd范圍為4.52～4.96kHz。VCO輸出的分頻反饋信號在經(jīng)N1分頻時分頻比最小值為2，所以VCO輸出信號分辨率為2fpd即9.04～9.92kHz，由于VCO輸出時鐘還要經(jīng)過輸出分頻器L的最終分頻(分頻比1～1045)，因此最終輸出時鐘分辨率為2fpd，即在2.37～2.6GHz段為9.04～9.92kHz，在1.185～1.3GHz段為4.52～4.96kHz，以此類推。

圖7 VCO型鎖相環(huán)結構原理

3 實驗測試與分析

3.1 時鐘源系統(tǒng)實物

高頻低雜散時鐘源時鐘產(chǎn)生模塊采用CPCI 6U標準板卡設計，6層疊層，實物如圖8所示，時鐘調(diào)理單元如圖9所示。

圖8 時鐘產(chǎn)生模塊電路板

圖9 1.25GHz輸出調(diào)理電路實物

3.2 測試結果及分析

對時鐘源輸出信號的測試采取的方法是使用頻譜儀FSL6測試1.25GHz輸出信號的雜散以及相噪等參數(shù)。測試結果如圖10所示，圖10(a)是未經(jīng)濾波處理的初級輸出信號，可以看出1.25GHz時鐘信號的功率分別為0.98dBm，二次諧波(2.5GHz)為-10.19dBc，三次諧波(3.75GHz)為-34dBc，除諧波外無其他惡性雜散信號。圖10(b)是輸出1.25GHz信號濾波后頻譜圖。圖11是最終輸出的1.25GHz雜散均抑制在60dBc以下，完全達到設計指標要求。

圖10 輸出1.25GHz信號濾波前后頻譜圖

使用R&S頻譜儀對輸出的1.25GHz頻率信號測試的相位噪聲數(shù)據(jù)如圖11所示，其中在頻偏100kHz處的相位噪聲為-98dBc/Hz@100kHz，滿足設計要求。

圖11 輸出1.25GHz信號的相位噪聲

4 結束語

本文針對寬帶DRFM系統(tǒng)的應用需求，研究了采樣時鐘的抖動和雜散對DRFM系統(tǒng)采樣性能的影響，提出了一種基于FPGA和超低噪聲時鐘抖動消除器的低雜散時鐘源系統(tǒng)，最后對系統(tǒng)輸出進行了測試。測試結果表明，本設計輸出的頻率信號完全滿足寬帶DRFM的需求，并且電路設計靈活，通用性高。本方案已應用于某帶寬1GHz的DRFM預研系統(tǒng)實物中，具有較高的工程應用價值?！?/p>

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Low spurious design and implement of a high-stability and adjustable frequency source

Xie Dongliang, Pan Minghai，Wang Long
(College of Electronic and Information Engineering,Nanjing University of Aeronautics and Astronautics,Nanjing 210016,Jiangsu,China)

DRFM is widely used to sample, store and process radar signals in modern radar electronic countermeasure. The traditional frequency synthesis cannot satisfy the requirements of the high-performance DRFM simultaneously to the stability, low spurious and multi-channel synchronization of frequency signal. The effect of the jitter and harmonic component of frequency signal to the sample system spurious performance is studied, and the frequency source based on FPGA and low-noise compliant clock jitter cleaner is proposed by combining the traditional frequency synthesis. Furthermore, the narrow band filter based on band-pass filter and microstrip filter are designed to suppress the harmonic component of original signal. According to the measurement results, multi-channel frequency signal within 2.27～2600MHz is generated. The step frequency is less than 10kHz, and phase noise is better than -95dBc/Hz@100kHz, and harmonic suppression is better than -60dBc.

frequency source;low spurious;harmonic suppression;filter circuit

國家自然科學基金(61271327)；江蘇高校優(yōu)勢學科建設工程項目資助課題。

2016-09-08；2016-09-10修回。

解東亮(1991-)，男，碩士研究生，主要研究方向為射頻系統(tǒng)設計與仿真。

TN911

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