DDR2高速PCB設(shè)計和信號完整性分析

鄧思維,凌 凱

(許繼電源有限公司 研發(fā)部,河南 許昌 461000)

DDR2高速PCB設(shè)計和信號完整性分析

鄧思維,凌 凱

(許繼電源有限公司 研發(fā)部,河南 許昌 461000)

隨著現(xiàn)代高速電路設(shè)計的發(fā)展,DDR2因其內(nèi)存強大的預(yù)讀取能力成為許多嵌入式系統(tǒng)的選擇。然而,DDR2的仿真工作不僅繁瑣耗時量大,對EMI的仿真也比較困難,給PCB設(shè)計也帶來了大量的工作難點。文中針對DDR2高速電路中存在的信號完整性問題進行了分析,提出了PCB設(shè)計要點。并以單個DDR2存儲器與控制器間的PCB設(shè)計為例,對如何在減少仿真工作的情況下成功完成一個可用的設(shè)計進行了論述。

DDR2;PCB;信號完整性

DDR2內(nèi)存強大的預(yù)讀取能力使其成為許多嵌入式系統(tǒng)的選擇,然而,由于其具有的高頻與快速的上升、下降沿,給PCB設(shè)計帶來了困難。PCB設(shè)計者不僅需要嚴格遵循通用的高速PCB布線規(guī)則,更要對系統(tǒng)中的各種信號完整性問題進行一一分析與解決。當然,對于電路中的問題逐個仿真是一種比較有效的方法,雖然仿真成功并不能保證設(shè)計完美,卻可以排除大量的錯誤。但是,DDR2的仿真工作不僅繁瑣耗時量大,對EMI的仿真也比較困難,特別當一些單位并沒有專門的仿真人員或者項目時間緊張,逐個仿真是不切實際的。本文以單個DDR2存儲器與控制器間的PCB設(shè)計為例,講述了如何在減少仿真工作的情況下成功完成一個可用的設(shè)計。

1 DDR2電路PCB設(shè)計步驟

DDR2電路的主要組成部分為控制器U1和DDR2存儲器U3,此外還有一些小封裝的串聯(lián)電阻和旁路電容。

如圖1所示,從U1到U3要形成一個電路隔離區(qū),串聯(lián)電阻在兩者中間,而旁路電容在線路板的另一面。DDR2電路與其它電路隔離距離越大越好,推薦20 mil(1 mil=0.025 4 mm)以上。

圖1 DDR2電路正面布局圖

在滿足布線空間的情況下,控制器U1與DDR2存儲器U3之間的距離越小越好。當圖1中所示僅使用一個DDR2存儲器時,二者的中心最好在同一條直線上。這樣的布局是為了保證走線的長度,一般信號線長度控制在5 000 mil以內(nèi)。旁路電容是在電源和地平面并聯(lián)的體積很小的電容,要放在非?？拷枰月返囊_處,降低寄生電感,從而減少電源的高頻阻抗參數(shù)。擺放旁路電容時,過孔僅當另一個高速旁路電容在另一面時才可以共用,否則會大幅增加寄生電感。

高速電路非電源線的線寬和過孔尺寸要結(jié)合空間的大小和印制板制作工藝來決定,本例中選擇5 mil的信號線線寬與6 mil/18 mil的過孔,而電源線盡量做到20 mil的線寬。DDR2電路隔離區(qū)必須要有自己完整的地平面和電源平面。

2 信號完整性分析與應(yīng)對方法

在DDR2電路中,飛行時間延遲和時鐘偏移是最重要的信號完整性問題之一。飛行時間延遲是信號從驅(qū)動端傳輸?shù)浇邮斩?并達到一定電平之間的延時。時鐘偏移是指由同樣的時鐘產(chǎn)生的多個子時鐘信號之間的延時差異。由于DDR2信號的傳輸速度快、周期短,必須保證同組信號中第一個到達接收端并穩(wěn)定的信號和最后一個到達接收端并穩(wěn)定的信號之間的時間差不能大于一個周期。也就是說,飛行時間延遲和時鐘偏移要控制在嚴格的范圍內(nèi),否則就會造成數(shù)據(jù)混亂的現(xiàn)象。影響延遲的因素有很多,包括線長、線寬、銅厚、板層結(jié)構(gòu)等。對于線長而言,直接嚴格控制PCB上走線的傳輸距離;對于其它因素,因為單位長度的線延遲是固定的,可以通過PCB的走線阻抗來控制。

2.1 等長控制

為調(diào)整時延一致,對于DDR2的時鐘、地址控制線、數(shù)據(jù)、DQS等信號的等長要求很高,走線的具體要求如下:

對于時鐘線(CK)、地址線、片選及控制線(DDR_A、BA、CS、CAS、RAS、WE、CKE),這一組線的標準長度為組中信號的最長曼哈頓距離,誤差在±50 mil以內(nèi)。時鐘線要求精確匹配差分對走線,二者誤差允許在25 mil以內(nèi),最好控制在5 mil。地址線,片選和控制線與時鐘線盡量做到等長,可以比時鐘線長,但絕對不能短,誤差在100 mil以內(nèi)。

對于數(shù)據(jù)線(DDR_D,DQM)、時鐘線(DQS),這一組線的標準長度同樣為組中信號的最長曼哈頓距離,誤差在±50 mil以內(nèi)。數(shù)據(jù)線與時鐘線盡量做到等長,誤差控制在±50 mil。為達到要求,走蛇形線是必不可少的,另外,一條信號線從控制器到DDR2存儲器,長度并不是單指線長,還要把過孔,元件封裝內(nèi)部引線長度計算在內(nèi)。圖2～圖5所示,即為DDR2電路的4層走線。

圖2 布線層1

圖3 布線層2

圖4 布線層3

圖5 布線層4

2.2 阻抗匹配

DDR2的PCB設(shè)計對于走線阻抗也是有嚴格要求的。差分線要求差分阻抗為100 Ω,地址線、片選和控制線,數(shù)據(jù)線及數(shù)據(jù)時鐘線的單端阻抗都應(yīng)控制在50 Ω。

PCB上走線的阻抗是傳輸線的固有屬性,與走線寬度、PCB材料厚度和介電常數(shù)有關(guān),所以,阻抗匹配具體的實現(xiàn)要通過PCB設(shè)計者和印制板制作廠家的共同努力來完成。Si9000是一款專門計算走線阻抗的軟件,PCB設(shè)計者可以通過此軟件計算DDR2走線中的差分阻抗和單端阻抗,以保證最終設(shè)計可以通過印制板制作廠家的對印制板結(jié)構(gòu)的調(diào)整達到阻抗匹配的要求,圖中為Si9000軟件中計算單端阻抗和差分阻抗的示意圖,圖6中標示的元素即為影響阻抗計算的參數(shù)。

圖6 阻抗計算示意圖

本例中的信號線線寬為5 mil,使用FR4板材,通過軟件計算是可以達到阻抗要求的,所以與印制板廠家溝通即可實現(xiàn)阻抗匹配。

2.3 串擾

串擾是最常見的信號完整性問題之一,它存在于任何一對信號網(wǎng)絡(luò)之間,且不可能被消除,只能減小。減小串擾的方法很多,但采取減小串擾的措施總會增加系統(tǒng)費用,因此,能夠選用合適的方法使設(shè)計在容許的串擾范圍內(nèi)是至關(guān)重要的。

2.4 控制回流路徑

在DDR2電路中,控制回流路徑可以通過PCB的疊層設(shè)計來完成,每一個信號布線層都要有一個相鄰的完整的地平面來提供最短的返回路徑。

串擾與兩個或多個信號及其返回路徑之間的容性耦合和感性耦合有關(guān),當返回路徑不是均勻平面時,增加的感性耦合比容性耦合高很多,而要使一對信號回路之間的噪聲保持在可接收的水平,他們的回路互感要盡量小;當返回平面是寬平面時,串擾最低,這時容性耦合與感性耦合相當;當返回平面與信號平面相鄰時,返回路徑的阻抗最小,地彈噪聲也最小。所以,在良好的疊層配置基礎(chǔ)上,DDR2電路下方電源銅和地銅應(yīng)當完整且完全覆蓋所有的DDR2電路信號。

2.5 增大走線間距

當信號沿傳輸線傳播時,信號路徑和返回路徑之間將產(chǎn)生電力線,圍繞在信號路徑和返回路徑周圍也有磁力線圈。它們所形成的邊緣場會延伸到周圍的空間,距離導(dǎo)線越遠的地方,邊緣場耦合和串擾就越小,反之則越大。

所以,增加信號路徑之間的間距和減小耦合長度是減小串擾最直觀有效的方法。實驗證明,把間距從1倍線寬增加到3倍,可以使遠端串擾減小65%。在DDR2走線中,在空間允許的情況下,使走線間距為2～3倍的線寬,盡量減小平行線的耦合長度,就可以達到減小串擾的效果。

2.6 發(fā)射

信號無論在何處遇到阻抗突變就會發(fā)生發(fā)射,傳輸信號會失真,這是單一網(wǎng)絡(luò)信號質(zhì)量問題的主要根源。振鈴是由源端和遠端的阻抗突變、兩端之間不斷往復(fù)多次反射引起的。所以,如果至少在一端消除反射,就可以減小振鈴。本例中用到的方法是在重要位置上放置一個或多個電阻,將電阻串聯(lián)在控制器端,稱為源端串聯(lián)端接。在重要信號上串聯(lián)電阻,這些電阻在印制板上均要靠近控制器放置。源端串聯(lián)端接是點對點互連常用端接方式,端接電阻與控制器內(nèi)阻之和應(yīng)等于傳輸線的特性阻抗。

3 結(jié)束語

對于涉及信號完整性問題的工程師而言,仿真實驗必不可少,但好的實踐經(jīng)驗使設(shè)計周期和反復(fù)性大幅減小。因此,一個高速印制板設(shè)計,需要同時建立在靈活的經(jīng)驗運用和精確的仿真模型基礎(chǔ)上。

[1] 王芳.提高印制電路板的抗干擾能力及電磁兼容的措施[J].信息技術(shù),2009(7):174-177,180.

[2] 聶瓊,錢敏,丁杰.PCB的電磁兼容設(shè)計[J].印制電路信息,2010(12):9-12.

[3] 高進,韓軍杰.基于EDA軟件的PCB電磁兼容分析[J].電子產(chǎn)品可靠性與環(huán)境試驗,2008,26(1):8-12.

[4] 俞海珍,馮浩.電磁兼容技術(shù)及其在PCB設(shè)計中的應(yīng)用[J].計算機工程與科學(xué),2004,26(4):80-81,105.[5] 吳衛(wèi)兵,蔣萬良.產(chǎn)品的PCB階段的電磁兼容EMC設(shè)計[J].電子質(zhì)量,2005(8):70-72.

[6] 朱葛俊,崔景,張海全.電子設(shè)備PCB電磁兼容設(shè)計的分析[J].內(nèi)蒙古電力技術(shù),2005,23(5):26-28.

[7] 阮瓊,廖紅華.高速電路板的信號完整性設(shè)計與仿真[J].湖北民族學(xué)院學(xué)報,2010,28(4):446-449.

[8] 朱文龍,鐘龍平,廖樂平,等.多層高速PCB中參考平面轉(zhuǎn)換的信號完整性問題研究[J].廈門大學(xué)學(xué)報,2010,49(5):629-630.

[9] 周博遠,于立新,褚軍艦.IBIS建模和PCB信號完整性分析[J].微電子學(xué)與計算機,2010,27(10):111-113.

[10]覃婕,閻波,林水生.基于Cadence_Allegro的高速PCB設(shè)計信號完整性分析與仿真[J].現(xiàn)代電子技術(shù),2011,34(10):169-171,178.

DDR2 High-speed PCB Design and Signal Integrity Analysis

DENG Siwei,LING Kai

(R & D Department,XJ Power Co.Ltd.,Xuchang 461000,China)

With the development of modern high speed circuit design,DDR2 has become more designers’ choice due to the great pre-reading capability of its memory.However,DDR2 simulation is time consuming,and its simulation of EMI is difficult,which constitute difficulties for PCB design.The problem of signal integrity in high speed circuit DDR2 is analyzed in detail and the key points of design of PCB are put forward.Taking a PCB design of a single DDR2 memory with a controller for instance,this paper describes how to complete an available design successfully with decreased simulation work.

DDR2;PCB;signal integrity

2014- 09- 23

鄧思維(1987—),女,助理工程師。研究方向:電力電子硬件設(shè)計。E-mail:dengsiwei2006163@163.com。凌凱(1987—),男,本科。研究方向:電力電子系統(tǒng)設(shè)計。

10.16180/j.cnki.issn1007-7820.2015.04.035

TN41

A

1007-7820(2015)04-132-04