VHDL中的有限狀態(tài)機(jī)教學(xué)方法研究

呂高煥，楊 亮，鄧冠龍

(魯東大學(xué)信息與電氣工程學(xué)院，山東煙臺(tái)264025)

0 引言

在我國高校電子類專業(yè)課程中，可編程邏輯器件PLD(Programmable Logic Device)是必不可少的教學(xué)內(nèi)容［1，2]。目前，現(xiàn)場可編程邏輯門陣列FPGA(Field Programmable Gate Arrays)是獲得最廣泛應(yīng)用的一類PLD。開發(fā)此類PLD常用的工具是VHDL語言［3，4]。在VHDL語言中，有限狀態(tài)機(jī)FSM(Finite State Machine)是數(shù)字邏輯電路設(shè)計(jì)的核心部分，是VHDL語言的精髓所在，又是學(xué)生理解的難點(diǎn)所在。由于FSM系統(tǒng)編程復(fù)雜，控制量和信號(hào)量多，學(xué)生通常會(huì)感到棘手，編出的程序往往不能滿足系統(tǒng)需求。因此，講好VHDL語言中的FSM是很有挑戰(zhàn)性的。

FSM分Moore型和Mealy型兩類［5-7]。Moore型FSM的輸出僅與當(dāng)前狀態(tài)有關(guān)，而Mealy型FSM的輸出除與當(dāng)前狀態(tài)有關(guān)外，還與當(dāng)前輸入信號(hào)有關(guān)。因此，兩類FSM在編程過程中有些差異。

在FSM的設(shè)計(jì)過程中，狀態(tài)控制信號(hào)的分類非常重要，它不僅決定了程序的條理性，還決定了所設(shè)計(jì)系統(tǒng)的有效性和可靠性。我們將控制信號(hào)分為兩類，一類是強(qiáng)制狀態(tài)控制信號(hào)，一類是常規(guī)狀態(tài)控制信號(hào)，將這兩類信號(hào)放在不同的控制進(jìn)程中，分別編程控制。教學(xué)過程中，我們將FSM的編程步驟分為三步，即:系統(tǒng)圖、狀態(tài)轉(zhuǎn)移圖和編程。系統(tǒng)圖表示了整個(gè)系統(tǒng)的輸入、輸出關(guān)系，并標(biāo)示了控制信號(hào)在系統(tǒng)中的位置;狀態(tài)轉(zhuǎn)移圖展示了系統(tǒng)狀態(tài)在控制信號(hào)作用下的轉(zhuǎn)換過程;而編程則是根據(jù)系統(tǒng)圖和狀態(tài)轉(zhuǎn)移圖，使用VHDL語言描述系統(tǒng)的狀態(tài)運(yùn)動(dòng)、輸出過程。在編程過程中，這三步都要具備。通常對(duì)FSM的編程方式有單進(jìn)程、雙進(jìn)程和三進(jìn)程模式。其中三進(jìn)程模式易于理解，方便編程控制，且編程過程中條理清晰，易于查錯(cuò)。因此，在教學(xué)過程中，把三進(jìn)程編程方式作為主要講授內(nèi)容。

狀態(tài)圖的設(shè)計(jì)方法在FSM的教學(xué)中也比較重要，課堂上我們以數(shù)字探測(cè)為例，講授狀態(tài)圖的設(shè)計(jì)方法，以此啟發(fā)學(xué)生理解狀態(tài)轉(zhuǎn)換過程及狀態(tài)圖的畫法。通過上述教學(xué)策略，學(xué)生基本掌握了基于VHDL的FSM設(shè)計(jì)和編程方法，取得了良好的教學(xué)效果。

1 FSM的系統(tǒng)圖和狀態(tài)圖

在講授FSM之前，需要辨析FSM的系統(tǒng)圖和狀態(tài)圖。系統(tǒng)圖描述了數(shù)據(jù)流和控制流在FSM系統(tǒng)中的流動(dòng)過程以及狀態(tài)轉(zhuǎn)移過程，是編寫狀態(tài)圖和程序的基礎(chǔ)。典型的FSM系統(tǒng)圖如圖1所示。

圖1 典型FSM的系統(tǒng)圖

在講授的過程中，一定要為學(xué)生講清楚常規(guī)狀態(tài)控制信號(hào)和強(qiáng)制狀態(tài)控制信號(hào)。所謂常規(guī)狀態(tài)控制信號(hào)，即是不同狀態(tài)轉(zhuǎn)換過程中所公用的控制信號(hào)，而強(qiáng)制狀態(tài)控制信號(hào)則是當(dāng)該信號(hào)有效時(shí)，將當(dāng)前狀態(tài)直接控制到固定的狀態(tài)，如復(fù)位、使能等。狀態(tài)圖則是在控制信號(hào)作用下為實(shí)現(xiàn)該系統(tǒng)功能而設(shè)計(jì)的狀態(tài)轉(zhuǎn)換過程，以及輸入輸出關(guān)系。在Moore型FSM中，其輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)系，因此每個(gè)狀態(tài)對(duì)應(yīng)一個(gè)確定的輸出;而在Mealy型FSM中，其輸出信號(hào)不僅和當(dāng)前狀態(tài)有關(guān)系，而且還與當(dāng)前輸入的常規(guī)狀態(tài)控制信號(hào)有關(guān)系。不同類型FSM的狀態(tài)轉(zhuǎn)移圖畫法亦不相同。圖2(a)和(b)分別表示了Moore型FSM和Mealy型FSM的兩個(gè)狀態(tài)之間的局部狀態(tài)轉(zhuǎn)移圖。

圖2 FSM的局部狀態(tài)轉(zhuǎn)換圖示例

2 編程方法

2.1 三段式編程框架

系統(tǒng)圖、狀態(tài)轉(zhuǎn)移圖和VHDL編碼組成三段式編程框架。首先畫出如圖1所示的系統(tǒng)框圖，其上準(zhǔn)確標(biāo)示出常規(guī)狀態(tài)控制信號(hào)和強(qiáng)制狀態(tài)控制信號(hào)。常規(guī)狀態(tài)控制信號(hào)作為狀態(tài)轉(zhuǎn)移組合邏輯的輸入端，強(qiáng)制狀態(tài)控制信號(hào)作為狀態(tài)寄存器的輸入端。其次根據(jù)狀態(tài)控制信號(hào)畫出狀態(tài)轉(zhuǎn)換圖，最后根據(jù)狀態(tài)轉(zhuǎn)換圖寫出VHDL代碼。

在FSM編程過程中，將狀態(tài)控制信號(hào)分為常規(guī)和強(qiáng)制兩類信號(hào)是非常必要的，它更符合電路設(shè)計(jì)過程中各功能模塊“相互獨(dú)立、各盡其責(zé)”的思想，避免電路設(shè)計(jì)復(fù)雜和串?dāng)_。從電路類型來講，強(qiáng)制狀態(tài)控制信號(hào)起作用后狀態(tài)輸出是固定的，而常規(guī)狀態(tài)控制信號(hào)起作用后其狀態(tài)輸出還需要當(dāng)前狀態(tài)共同決定，因此是有記憶的。因此，在理論和實(shí)踐上，將這兩類信號(hào)分開，不僅有助于概念上的理解，還有助于程序的編寫。

FSM的編程方法分單進(jìn)程、雙進(jìn)程和三進(jìn)程三種。單進(jìn)程將整個(gè)系統(tǒng)圖放在一個(gè)process里面描述;雙進(jìn)程一般是將狀態(tài)轉(zhuǎn)移和狀態(tài)寄存器放在一個(gè)進(jìn)程，而將輸出進(jìn)程單獨(dú)實(shí)現(xiàn);而三進(jìn)程描述方法則是將三個(gè)模塊分別描述，不同進(jìn)程之間使用狀態(tài)信號(hào)相互通信。一般而言，單進(jìn)程和雙進(jìn)程在狀態(tài)控制信號(hào)比較少時(shí)，編程比較方便，但在控制信號(hào)較多時(shí)，不易調(diào)試。因此我們推薦學(xué)生使用三進(jìn)程的編程方法。

2.2 Moore型FSM設(shè)計(jì)示例

教學(xué)過程中，我們以數(shù)字序列中的“10”信號(hào)檢測(cè)為例為學(xué)生講解狀態(tài)機(jī)的設(shè)計(jì)原理，以此為基礎(chǔ)，使學(xué)生了解狀態(tài)轉(zhuǎn)換與控制信號(hào)之間的設(shè)計(jì)關(guān)系。設(shè)輸入信號(hào)為din，復(fù)位信號(hào)為reset，當(dāng)從串行輸入序列din中檢測(cè)到“10”時(shí)，輸出信號(hào)dout＜=‘1’，否則dout＜=‘0’，復(fù)位信號(hào)reset=‘0’時(shí)有效。

根據(jù)輸入、輸出信號(hào)，畫出其系統(tǒng)圖，如圖3所示。

圖3 “10”檢測(cè)器的系統(tǒng)圖

這里reset為強(qiáng)制狀態(tài)轉(zhuǎn)移信號(hào)，即當(dāng)該信號(hào)為‘0’時(shí)，強(qiáng)制轉(zhuǎn)換到初始狀態(tài);din為常規(guī)狀態(tài)控制信號(hào)，即在不同的狀態(tài)下，當(dāng)din為不同的值時(shí)，下一個(gè)狀態(tài)亦不相同。

授課時(shí)Moore型FSM狀態(tài)轉(zhuǎn)換圖的逐步引導(dǎo)過程如下。首先畫出主狀態(tài)轉(zhuǎn)移過程。設(shè)初始狀態(tài)為S0，則reset有效后，直接進(jìn)入S0狀態(tài)，輸出為‘0’，如圖4(a)所示。當(dāng)din=‘1’時(shí)，則跳轉(zhuǎn)到下一個(gè)狀態(tài)S1，輸出為0，如圖4(b)所示。在S1狀態(tài)之下，當(dāng)din=‘0’時(shí)，狀態(tài)跳轉(zhuǎn)到S2狀態(tài)，輸出為1，如圖4(c)所示，此時(shí)完成了主狀態(tài)轉(zhuǎn)移過程。然后，對(duì)每一個(gè)狀態(tài)，根據(jù)檢測(cè)要求畫出在不同din條件下的狀態(tài)轉(zhuǎn)移過程，稱為輔狀態(tài)轉(zhuǎn)移過程。首先看S0狀態(tài)，在該狀態(tài)下din=‘0’時(shí)，由于沒有‘1’出現(xiàn)，直接在該狀態(tài)停滯，直到有din=‘1’出現(xiàn)，才轉(zhuǎn)移到下一狀態(tài)S1。在S1狀態(tài)，如果din=‘1’，則停滯在該狀態(tài)，直到din=‘0’出現(xiàn)，才轉(zhuǎn)移到下一狀態(tài)S2。此時(shí)已經(jīng)探測(cè)到“10”，輸出置為“1”。在S2狀態(tài)，若din=‘0’，則等待檢測(cè)下一個(gè)“10”，從而跳轉(zhuǎn)到S0狀態(tài);若din=‘1’，則等待din=‘0’的出現(xiàn)，從而跳轉(zhuǎn)到S1狀態(tài)，完整的狀態(tài)轉(zhuǎn)移圖如圖4(d)所示。

下面講授三進(jìn)程的編寫方法。注意，要跟學(xué)生講明的是，并行信號(hào)賦值語句實(shí)際上是隱式進(jìn)程。

1)寫出程序?qū)嶓w

Library ieee;

Use ieee.std_logic_1164.all;

Entity detector10 is

圖4 Moore型FSM“10”檢測(cè)器狀態(tài)轉(zhuǎn)移圖的繪制過程

Port(din，clk，reset:in std_logic;

Dout:out std_logic));

End detector10;

2)描寫程序中用到的狀態(tài)及信號(hào)，并寫出主題框架:

Architecture behave of detector10 is Type state is(s0，s1，s2);

Signal currstate，nextstate:state;Begin

狀態(tài)轉(zhuǎn)移進(jìn)程(din，currstate);

狀態(tài)寄存進(jìn)程(clk，reset);

輸出進(jìn)程(currstate);

End behave;

3)根據(jù)狀態(tài)轉(zhuǎn)換圖編寫狀態(tài)轉(zhuǎn)移進(jìn)程。這里使用case語句結(jié)合if_then_else語句實(shí)現(xiàn)，一個(gè)具體的例子如下:

4)編寫狀態(tài)寄存進(jìn)程，這里使用異步復(fù)位，實(shí)現(xiàn)如下:

5)編寫輸出進(jìn)程。該進(jìn)程中，只有當(dāng)前狀態(tài)currstate=S2時(shí)輸出dout=‘1’，其他狀態(tài)全為‘0’，因此可使用選擇信號(hào)賦值語句實(shí)現(xiàn)，示例如下:

With currstate select dout＞=‘1’when S2 else‘0’when others;將上述語句放在同一個(gè)architecture之內(nèi)，即可實(shí)現(xiàn)“10”檢測(cè)器。

2.3 Mealy型FSM設(shè)計(jì)示例

對(duì)于“10”檢測(cè)器，其Mealy型FSM的系統(tǒng)圖與圖3類似，只不過輸出組合邏輯輸入端多了din。其狀態(tài)轉(zhuǎn)移圖設(shè)計(jì)過程如下。Reset信號(hào)復(fù)位后，進(jìn)入S0狀態(tài)，如圖5(a)所示。

圖5 Mealy型FSM“10”檢測(cè)器狀態(tài)轉(zhuǎn)移圖的繪制過程

在S0狀態(tài)，若din=‘1’，則進(jìn)入S1狀態(tài)，同時(shí)，輸出為‘0’。在S1狀態(tài)，若din=‘0’，則進(jìn)入S0狀態(tài)，同時(shí)輸出為‘1’，實(shí)現(xiàn)了主狀態(tài)轉(zhuǎn)移過程，如圖5(b)。最后畫出輔狀態(tài)轉(zhuǎn)移進(jìn)程，最終狀態(tài)轉(zhuǎn)移圖如圖5(c)所示。

從圖5可見，實(shí)現(xiàn)同樣的功能，Mealy型FSM比Moore型FSM少一個(gè)狀態(tài)，因此描述起來相對(duì)簡單。對(duì)于Mealy型FSM，其狀態(tài)轉(zhuǎn)移進(jìn)程可寫為

由于輸出與當(dāng)前狀態(tài)和當(dāng)前輸入有關(guān)，因此輸出可寫為:

Dout＜=‘1’when currstate=S1 and din=‘0’else‘0’;

在“10”狀態(tài)機(jī)的設(shè)計(jì)基礎(chǔ)上，我們引導(dǎo)學(xué)生練習(xí)“10”，“11”，“00”狀態(tài)機(jī)的畫法，并進(jìn)一步拓展到三位碼的檢測(cè)電路設(shè)計(jì)中，例如“110”，“101”檢測(cè)等。學(xué)生經(jīng)過思考后都能準(zhǔn)確畫出所要求的狀態(tài)轉(zhuǎn)移圖。

3 效果評(píng)估

在我國高校電子類本科專業(yè)中，“可編程器件原理與實(shí)踐”通常作為一門專業(yè)選修課，雖然教師在課堂上強(qiáng)調(diào)了該門課的重要性，但學(xué)生由于對(duì)該領(lǐng)域內(nèi)的應(yīng)用了解有限，且缺乏工作經(jīng)驗(yàn)，因此難以引起學(xué)生的重視。再加上剛開始講課時(shí)很多概念陌生，學(xué)生難以理解而容易失去學(xué)習(xí)興趣。在該課程的教學(xué)過程中，我們采用實(shí)驗(yàn)、課堂相結(jié)合的方法來逐步培養(yǎng)學(xué)生的學(xué)習(xí)興趣，獲得很好的效果。

在教學(xué)過程中，我們共設(shè)計(jì)了6次實(shí)驗(yàn)，由簡單到復(fù)雜，由基礎(chǔ)到應(yīng)用逐步深入。根據(jù)實(shí)驗(yàn)情況和實(shí)驗(yàn)報(bào)告，成績按照優(yōu)秀、良好、中等、及格、差五個(gè)檔次劃分。由于一開始學(xué)生對(duì)Altera Quartus II開發(fā)環(huán)境不熟悉，因此成績較差。但隨著課堂和實(shí)驗(yàn)的逐步深入，實(shí)驗(yàn)成績便逐步提升，其統(tǒng)計(jì)圖如圖6所示。FSM實(shí)驗(yàn)是第5次實(shí)驗(yàn)，從該圖中可以看出，在FSM實(shí)驗(yàn)之后，優(yōu)秀和良好率有了大幅的增長，這說明學(xué)生對(duì)VHDL編程有了更深的認(rèn)識(shí)和理解。

圖6 實(shí)驗(yàn)成績統(tǒng)計(jì)

另外，在課程所布置的作業(yè)中，我們發(fā)現(xiàn)學(xué)生設(shè)計(jì)的程序明顯突出了模塊化的設(shè)計(jì)思維，程序設(shè)計(jì)思路更加清晰，程序更加易讀，說明“相互獨(dú)立、各盡其責(zé)”的思想已經(jīng)初步被學(xué)生所接受，并理解消化，提高了學(xué)生的學(xué)習(xí)興趣，編程能力得到逐步提高。

4 結(jié)語

本文基于三段式方法總結(jié)了VHDL語言教學(xué)中的FSM編程方法，即將設(shè)計(jì)過程分為系統(tǒng)圖、狀態(tài)圖和編程三部分，并以信號(hào)檢測(cè)為例講述Moore型和Mealy型FSM狀態(tài)轉(zhuǎn)換圖的畫法，在此基礎(chǔ)上講述了程序設(shè)計(jì)過程。通過這種教學(xué)方法，可使學(xué)生分清強(qiáng)制控制信號(hào)和常規(guī)控制信號(hào)，并為這些信號(hào)找到合適的位置，從而使編程過程有條不紊，正確實(shí)現(xiàn)所要求的功能。

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