基于VLD終端的光刻對準標記工藝設(shè)計

肖步文,孫曉儒,甘新慧,周東飛,尹 攀（無錫華潤華晶微電子有限公司, 江蘇 無錫214000）

基于VLD終端的光刻對準標記工藝設(shè)計

肖步文,孫曉儒,甘新慧,周東飛,尹 攀
（無錫華潤華晶微電子有限公司, 江蘇 無錫214000）

摘 要：采用VLD終端的半導(dǎo)體器件，在工藝流程上首先需要進行終端制備，然后進行有源區(qū)的制備，這就需要在終端制備工藝結(jié)束之后，留下后續(xù)工藝制造所需要的光刻對版標記，本文設(shè)計了一種可以實現(xiàn)套刻的光刻對版標記的工藝，并給出了工藝實現(xiàn)的條件。

關(guān)鍵詞：氮化硅；VLD終端；雙層掩膜

0 緒論

1977 年Τemple 提出的結(jié)終端擴展(JΤE)[1-2]是通過在重摻雜的主結(jié)區(qū)附近通過離子注入 獲得輕摻雜的p 型區(qū)的方法,。1985 年R.Stengl等人提出的橫向變摻雜(VLD)[3-4]是通過漸變的掩膜小窗口離子注入再推進,形成可控的雜質(zhì)分布。每個窗口下得到一個P 區(qū),這些漸變的P 型區(qū),與W. Τant raporn 等人[5-6]1987 年提出的多區(qū)JΤE 的情況類似，但VLD的P型區(qū)摻雜是漸變的。使用VLD 做為結(jié)終端時,VLD區(qū)在反偏時要全部耗盡, PN 的耗盡層就會沿著表面向外擴展,大大提高擊穿電壓[7]。VLD是目前非常流行的終端技術(shù)，能在薄外延層上獲得高壓器件，從而實現(xiàn)了高壓/大功率、低壓/小功率器件的工藝兼容?？梢杂行Эs小終端面積，提高芯片的利用率，節(jié)約成本。采用VLD終端的半導(dǎo)體器件，在工藝流程上首先需要進行終端制備，然后進行有源區(qū)的制備，為了實現(xiàn)場氧后的套刻，需要在VLD工藝基礎(chǔ)上，在光板硅片上留下3000Α的臺階，形成對版標記。有一種比較簡便的方式是在所有的工藝開始之前，增加一步零次光刻，直接在硅片表面制備對版標記，但這種方式增加一次光刻，成本較高。本文設(shè)計了一種可以直接形成光刻對準標記的工藝流程，并通過實驗驗證了該工藝的可行性。

1 工藝路線設(shè)計

本工藝路線設(shè)計的思路是通過Si3N4和 SiO2的雙層掩膜，其中Si3N4作為VLD終端的光刻掩蔽層，初始氧化層：通過推結(jié)熱過程后形成臺階，作為后續(xù)工藝套刻的對版標記。工藝流程為：初始氧化——Si3N4沉積——VLD 光刻——Si3N4刻蝕——VLD注入——VLD 去膠——VLD推結(jié)——Si3N4去除——氧化層去除——環(huán)光刻；

2 單工步開發(fā)

（1）初始氧化工藝開發(fā)，我們設(shè)計的是1000度，400? 干氧工藝，實驗所用硅片為N型100單晶片，氧化設(shè)備為ΤHERMCO SYSΤEM擴散爐，氧化層數(shù)據(jù)是用NΑNOSPEC膜厚測試儀獲得；

（2）氧化推結(jié)工藝。我們設(shè)計了1000度，3500 ?干氧工藝，實驗所用硅片為N型100單晶片，氧化設(shè)備為ΤHERMCO SYSΤEM擴散爐，初步確定工藝時間為370min，氧化層厚度平均值為3450埃；

（3）氮化硅1500±150? 工藝開發(fā)。氮化硅作為VLD光刻掩蔽層，我們設(shè)計該層厚度為1500±150?，所用工藝設(shè)備為Concept One，我們在6片光板樣片上執(zhí)行上述Si3N4沉積工藝，并分別測試各片Si3N4層厚度，計算了各片的平均沉積速率，Si3N4層厚度是用NΑNOSPEC膜厚測試儀獲得，平均沉積速率=各片平均厚度/沉積時間。該工藝可以獲得厚度均值在1500埃左右較為穩(wěn)定的氮化硅層，且沉積速率約為27-28 ? /sec；

（4）高氮化硅、SiO2腐蝕選擇比工藝開發(fā)。我們的工藝設(shè)計中，Si3N4層是沉積在SiO2層上面，作為VLD光刻掩蔽層，這就要求對Si3N4層腐蝕的同時，盡可能的保留SiO2層，保留的SiO2層，可以作為注入的緩沖層。這就要求在進行Si3N4干法刻蝕的過程中，該刻蝕工藝具有高的Si3N4&SIO2選擇比。根據(jù)工藝要求，我們設(shè)計了Si3N4干法刻蝕程序，所用設(shè)備為Lam Rainbow 4420，分別選擇熱氧化SiO2的片子和沉積Si3N4的片子，記錄五點原始薄膜厚度，并按上述程序進行干法刻蝕，刻蝕結(jié)束后再記錄五點薄膜厚度，并計算刻蝕速率，刻蝕速率ER=（膜初始厚度-膜剩余厚度）/刻蝕時間。膜厚數(shù)據(jù)是由NΑNOSPEC膜厚測試儀測得。我們得到該刻蝕程序的Si3N4&SIO2選擇比為7.5:1；

（5）氮化硅曝光時間工藝開發(fā)。選擇實驗片，先用2.2所述熱氧化工藝生長400? SiO2，再用2.3所述工藝沉積1500? Si3N4，在固定膠厚的條件下，通過調(diào)整曝光時間，來得到最佳的顯影狀態(tài)。光刻膠采用60cp正性光刻膠，勻膠厚度為1.1um，勻膠設(shè)備為MΑRKVZ。選取VLD-1#光刻版，在尼康NSR i10光刻機上進行曝光，初始曝光時間為140msec，步進曝光時間為5msec。顯影是在Mark-II顯影機上進行。顯影后進行ΑDI顯影條寬測試，所用測試設(shè)備為LEICΑ INM 100測量顯微鏡，從以上實驗結(jié)果我們選擇的曝光時間是 175sec。

3 流程試驗

在完成了各項單工步實驗以后，我們按照圖1的工藝流程，進行了正式的流程試驗，在完成了VLD光刻以及Si3N4層及氧化層去除之后，在硅片表面得到了預(yù)期的臺階，并且完全可以作為下一步環(huán)光刻的對準標記，完成套刻，氧化層去除后硅片表面狀態(tài)圖片如下圖所示。

4 結(jié)論

本文設(shè)計了一套基于VLD終端的光刻對準標記工藝，通過SiO層和Si3N4層的雙層掩蔽，高選擇比干法刻蝕以及高溫氧化推結(jié)工藝，實現(xiàn)了在Si表面形成能夠進行后續(xù)光刻工藝套刻所需的對版標記。

參考文獻：

[1]Temple V A K. J TE a New Technique for IncreasingBreakdown Voltage and Controlling Surface Field[C]/ / IEDM ,1977:4232426.

[2] Temple V A K. Increasing Avalanche Breakdown Voltage and Controlled Surface Electric Field Using a Junction Termination Extension (JTE) Technique [C]/ / IEEE Transactions on electron Devices. NewYork :1983 ,30 (8) :954-957.

[3] Stengl R , Gosele U. Variation of Lateral Doping a New Concept to Avoid High Voltage Breakdown of Planar Junctions [ C]/ / Int . Electron Devices Meet ,1985 :1542156.

[4]Stengl R ,Gosele U ,et al . Variation of Lateral Doping as a Field Terminator for High Voltage Power Devices [J]/ / IEEE Transactions on Electron Devices [J] . Mar . 1986 , ED233(03): 429-428.

[ 5] Wirojana Tant raporn , Victor A. K. Temple. Multiple Zone Single Mask J unction Termination Extension A High Yield Near Ideal Breakdown Voltage Technology[J ] . IEEE Tratisactions on Electron Devices. October 1987 ,ED234 (10) :2200-2210.

[6] Knipper U ,Wachut ka G,etc. Time Periodic Avalanche Breakdown at the Edge Termination of Power Devices [C]/ / Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC’s May 18222 , 2008 Oralando , FL :3072310.

[7]高玉民.半導(dǎo)體技術(shù)[Z],1992,5(10).