一種低功耗多輸出帶隙電壓基準(zhǔn)源電路的設(shè)計(jì)

張珂銘

摘 要：文章提出了一種基于帶隙原理的多路輸出的基準(zhǔn)電壓電路設(shè)計(jì)。該電路采用標(biāo)準(zhǔn)CMOS工藝，工作電壓為1.8～3.3 V，輸出基準(zhǔn)電壓為1.5 V、1.1 V、0.9 V，溫度系數(shù)為75.86 ppm/℃。由于采用了MOS管亞閾值原理，功耗低至4.29 μW。在室溫27 ℃和頻率為10 Mhz處的電源抑制比為22.5 dB。

關(guān)鍵詞：帶隙；電壓基準(zhǔn)；多輸出；低功耗；亞閾值

中圖分類號(hào)：TN432 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1006-8937（2015）27-0007-02

1 電路原理圖及原理分析

總電路設(shè)計(jì)原理圖，如圖1所示。

一般來(lái)說(shuō)，帶隙基準(zhǔn)產(chǎn)生基準(zhǔn)電壓是基于兩種電壓之和：一個(gè)二極管電壓和一個(gè)適當(dāng)系數(shù)的PTAT電壓。PTAT電壓是與絕對(duì)溫度成正比的電壓。基準(zhǔn)電壓可以表示為公式（1）：

VREF=VD+KPTAT·UT （1）

式中，熱電壓UT的值為（k·T/q），其中k是玻爾茲曼常數(shù)，T是絕對(duì)溫度，q是電子電荷量。熱電壓通常是由兩個(gè)雙極晶體管的基極-發(fā)射極電壓的差值產(chǎn)生。

常數(shù)KPTAT是與溫度無(wú)關(guān)（在一階情況下）的增益因子。由于（1）式中VD為負(fù)溫度系數(shù)的電壓，因此調(diào)整KPTAT到合適值便可達(dá)到合適的溫度補(bǔ)償?shù)哪康?。KPTAT的值約為10，通常是由具有同樣溫度系數(shù)的兩個(gè)電阻的比值決定的。

通常在CMOS工藝中，（1）式中的VD是由寄生的縱向或橫向雙極性晶體管實(shí)現(xiàn)的。但是一些標(biāo)準(zhǔn)的數(shù)字CMOS工藝的器件庫(kù)中并沒(méi)有這些特性的器件可供使用。一種PN結(jié)的替代的實(shí)現(xiàn)方法是利用P襯底的CMOS工藝實(shí)現(xiàn)的。該MOS管的柵、源、漏端被連載一起作為陽(yáng)極，而N阱則作為陰極。對(duì)于一個(gè)357 nA的電流來(lái)說(shuō)，該管的VGB有一個(gè)負(fù)的溫度系數(shù)，約為-1.69 mV/℃。（本電路中，電流取值并不為357 nA，故其負(fù)溫度系數(shù)也并不等于-1.69 mV/℃，設(shè)計(jì)過(guò)程中有其仿真結(jié)果。）

如上文所言，ΔVD可以用來(lái)產(chǎn)生熱電壓UT。而一種替代的方法是，可以用兩個(gè)工作在亞閾值的兩個(gè)MOS管的柵源電壓差來(lái)產(chǎn)生UT。對(duì)于工作在亞閾值晶體管，若其漏源電壓（VDS）大于0.1 V，則其漏源電流（IDS）由公式（2）給出：

IDS=2mμ0COXSU 2T·exp[（VGS-VT）/m·UT] （2）

式中，S=（W/L）是晶體管的寬長(zhǎng)比；

m是亞閾值斜率因子；

μ是有效溝道遷移率；

COX是單位面積的柵氧電容。

正如寄生三極管可以產(chǎn)生的熱電壓UT，亞閾值電流與柵源電壓的指數(shù)關(guān)系也可以被用來(lái)產(chǎn)生UT。一個(gè)自級(jí)聯(lián)復(fù)合晶體管的Δ VGS由公式（3）給出：

Δ VGS=VGSM1-VGSM2=VDS1

=n·UT·ln[（nM2·IDS1）/（SM1·IDS2） （3）

可以發(fā)現(xiàn)，公式（3）表現(xiàn)出PTAT的特性，兩個(gè)器件必須工作在亞閾值區(qū)。

我們的初始電路設(shè)計(jì)如圖1所示。正如傳統(tǒng)的帶隙基準(zhǔn)一樣：一個(gè)二極管電壓加上了一個(gè)合適系數(shù)的PTAT電壓。

晶體管M1、M2、M11和M12用來(lái)產(chǎn)生帶隙基準(zhǔn)的偏置電流（IBIAS）。令SM1=SM2=SM3，偏置電流由公式（4）給出：

IBIAS =（VGSM11-VGSM12）/RPTAT （4）

對(duì)于我們的電路而言，我們選擇了357 nA的偏置電流，這要求RPTAT約為100 kΩ。這個(gè)電阻可以用一個(gè)工作在深三極管區(qū)的MOS管替代。

輸出電壓VREF由公式（5）給出：

VREF =VD14+VDS7+VDS9 （5）

通過(guò)M4、M5、M6的電流分別為：（S4/S2）·IBIAS、（S5/S2）·IBIAS 和（S6/S2）·IBIAS。

當(dāng)體效應(yīng)可以忽略時(shí)，用公式（3）和電流鏡的各晶體管的尺寸比，公式（5）可以被寫為式（6）：

VREF =VD14+

UT·n·ln （6）

通過(guò)公式（6）我們發(fā)現(xiàn)，通過(guò)M4～M10合適的尺寸選擇，可以對(duì)VREF進(jìn)行合意的溫度補(bǔ)償。

在公式（6）中，將VREF對(duì)溫度T求導(dǎo)，令其等于0，我們可以得到公式（7）：

TCVD /（TCUT）=ln （7）

在電路進(jìn)行仿真后，我們發(fā)現(xiàn)其功率超過(guò)指標(biāo)，為了降低功率，我們要降低管子的電流，這又造成了輸出很難維持在1.5 V，于是我們?cè)谔峁┴?fù)溫度系數(shù)的管子（M14）上，疊加了一個(gè)電阻，以提高輸出電壓。

電路采用1.8 V的電源電壓。

如總電路圖中的M13，在我們選取的電流下，其柵極電壓呈現(xiàn)負(fù)的溫度系數(shù)，同時(shí)，在其至上疊加的電阻的壓降呈正溫度系數(shù)，兩者疊加后，再加上M7～M10組成的電路網(wǎng)絡(luò)上的正溫度系數(shù)的電壓，最后調(diào)節(jié)參數(shù)，即得到較好的主輸出1.5 V。

在實(shí)現(xiàn)了1.5 V（Vref）的基準(zhǔn)輸出后，我們用其分壓實(shí)現(xiàn)1.1 V（Vref11）與0.9 V（Vref09）輸出，由于本基準(zhǔn)不是利用基準(zhǔn)電路流過(guò)電阻生成的，所以用電阻網(wǎng)絡(luò)分壓會(huì)對(duì)前級(jí)電路造成影響，使輸出不準(zhǔn)確。

在分壓網(wǎng)絡(luò)中，采用了PMOS Cascode 結(jié)構(gòu)的源極跟隨器，隔離對(duì)前級(jí)輸出的影響，并進(jìn)行電壓跟隨與分壓，而M01、M02、M03三個(gè)管子構(gòu)成啟動(dòng)電路。

2 電路設(shè)計(jì)指標(biāo)總覽

電路設(shè)計(jì)指標(biāo)總覽，見(jiàn)表1。

參考文獻(xiàn)：

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