基于實(shí)驗(yàn)平臺的數(shù)字邏輯實(shí)驗(yàn)教學(xué)

田淑珍， 全成斌， 李山山， 楊士強(qiáng)

(清華大學(xué) 計(jì)算機(jī)科學(xué)與技術(shù)系，北京 100084)

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基于實(shí)驗(yàn)平臺的數(shù)字邏輯實(shí)驗(yàn)教學(xué)

田淑珍， 全成斌， 李山山， 楊士強(qiáng)

(清華大學(xué) 計(jì)算機(jī)科學(xué)與技術(shù)系，北京 100084)

針對傳統(tǒng)實(shí)驗(yàn)和基于EDA技術(shù)的大規(guī)模可編程邏輯器件實(shí)驗(yàn)在實(shí)驗(yàn)教學(xué)中的特點(diǎn)，我門將兩種實(shí)驗(yàn)方式進(jìn)行了結(jié)合，以便充分發(fā)揮各自的優(yōu)勢。介紹了在此思想指導(dǎo)下，基于實(shí)驗(yàn)平臺的數(shù)字邏輯實(shí)驗(yàn)教學(xué)探索。在自己開發(fā)的實(shí)驗(yàn)平臺上規(guī)劃了實(shí)驗(yàn)內(nèi)容，合理安排了上述兩類實(shí)驗(yàn)的比重，并添加了學(xué)生自主選題的大實(shí)驗(yàn)，綜合評定學(xué)生的實(shí)驗(yàn)成績。實(shí)踐證明，將兩種類型的實(shí)驗(yàn)結(jié)合后，既可促進(jìn)學(xué)生更好地掌握數(shù)字邏輯的基本知識和原理，又可提高學(xué)生的動手實(shí)踐能力，將有利于學(xué)生在軟硬件兩方面都得到很好的訓(xùn)練。

數(shù)字邏輯； EDA技術(shù)； 可編程邏輯器件； 傳統(tǒng)實(shí)驗(yàn)

0 引 言

清華大學(xué)數(shù)字邏輯實(shí)驗(yàn)課是在春季學(xué)期為大二學(xué)生開設(shè)的一門必修課程。它雖從理論課中分離出來，獨(dú)立設(shè)課，有獨(dú)立的學(xué)分，能給學(xué)生提供更多的實(shí)踐機(jī)會，但又與理論課密不可分，是一個(gè)整體[1]。傳統(tǒng)的數(shù)字邏輯實(shí)驗(yàn)是以傳統(tǒng)的硬件搭試為主，采用常規(guī)的TTL邏輯器件(如邏輯門、計(jì)數(shù)器、觸發(fā)器等中小規(guī)模集成電路)以手工連線的方法來實(shí)現(xiàn)一定的數(shù)字邏輯電路功能，是純硬件的實(shí)驗(yàn)。隨著EDA技術(shù)的成熟和發(fā)展，器件已由中、小規(guī)模的TTL集成電路發(fā)展到大規(guī)?？删幊踢壿嬈骷?。可編程邏輯器件作為當(dāng)前數(shù)字設(shè)計(jì)的主流器件，已經(jīng)被大量應(yīng)用于數(shù)字電路和數(shù)字系統(tǒng)中，代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的最新技術(shù)方向和潮流[2-5]。為了讓學(xué)生能夠及時(shí)掌握先進(jìn)的電路設(shè)計(jì)方法，培養(yǎng)學(xué)生的創(chuàng)新能力，在實(shí)驗(yàn)內(nèi)容的設(shè)置上安排基于EDA技術(shù)的大規(guī)?？删幊踢壿嬈骷?CPLD)的實(shí)驗(yàn)是極為必要的[6-9]。由于它是以軟件設(shè)計(jì)為主來進(jìn)行電路的設(shè)計(jì)和調(diào)試，在實(shí)驗(yàn)進(jìn)度和實(shí)驗(yàn)成本上都有著對傳統(tǒng)實(shí)驗(yàn)非常好的互補(bǔ)效果。我們在自己開發(fā)的數(shù)字邏輯實(shí)驗(yàn)平臺上嘗試將傳統(tǒng)實(shí)驗(yàn)和CPLD實(shí)驗(yàn)進(jìn)行了結(jié)合，取得了較好的教學(xué)效果。

1 實(shí)驗(yàn)?zāi)Ｊ降谋容^

1.1 數(shù)字邏輯實(shí)驗(yàn)傳統(tǒng)模式

在傳統(tǒng)的數(shù)字邏輯實(shí)驗(yàn)中，由實(shí)驗(yàn)室向?qū)W生提供74系列固定功能標(biāo)準(zhǔn)芯片，學(xué)生在了解了實(shí)驗(yàn)原理和認(rèn)識標(biāo)準(zhǔn)芯片功能的基礎(chǔ)上，在實(shí)驗(yàn)箱上手工接線來實(shí)現(xiàn)電路的功能。對于簡單的小型邏輯電路而言，這種方式基本上能夠保證學(xué)生比較容易地完成自己的設(shè)計(jì)，但當(dāng)實(shí)驗(yàn)電路的規(guī)模達(dá)到一定程度時(shí)，電路的可靠性會大大下降，故障往往是由接線錯(cuò)誤如斷線等或由芯片接觸不良等因素引起。另外，由于各器件之間需要許多連線，一旦改變設(shè)計(jì)方案，不但需要更換器件，還需要重新進(jìn)行大量的連線工作，學(xué)生在實(shí)驗(yàn)過程中會有相當(dāng)一部分的精力被牽扯進(jìn)連線和查錯(cuò)等這些瑣事中，因此會感到枯燥、乏味。這種模式缺乏靈活性，效率較低，在一定程度上制約了學(xué)生實(shí)驗(yàn)興趣的培養(yǎng)和創(chuàng)新能力的發(fā)展。這種方法的優(yōu)點(diǎn)，是便于學(xué)生建立起硬件概念，可以將課本上的符號與實(shí)際的元器件聯(lián)系起來，直觀、易懂，學(xué)生能夠掌握典型芯片的基本特性和主要應(yīng)用，并能養(yǎng)成良好而規(guī)范的布線風(fēng)格，同時(shí)熟悉常規(guī)的故障調(diào)試方法，有利于培養(yǎng)學(xué)生細(xì)致、耐心和嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)[10]。

1.2 基于EDA技術(shù)的CPLD實(shí)驗(yàn)?zāi)Ｊ?/p>

基于EDA技術(shù)的CPLD實(shí)驗(yàn)?zāi)Ｊ绞且訣DA軟件為開發(fā)平臺，以大規(guī)?？删幊踢壿嬈骷?CPLD)作為電路載體，以硬件描述語言(VHDL)表達(dá)其電路的邏輯關(guān)系，學(xué)生只需在計(jì)算機(jī)上先用硬件描述語言編寫代碼，然后通過編譯、下載等步驟下載到CPLD器件中，就可以完成電路的設(shè)計(jì)[11-13]。用這種方式，學(xué)生可以把主要精力放在代碼的編寫上，避免了因接線錯(cuò)誤、芯片接觸不良等所帶來的問題，使得電路設(shè)計(jì)從傳統(tǒng)的硬件搭接轉(zhuǎn)到了軟件設(shè)計(jì)和仿真調(diào)試上來。即使要改變設(shè)計(jì)，也只需在計(jì)算機(jī)上進(jìn)行，然后重新進(jìn)行編譯、下載即可，而不用象傳統(tǒng)實(shí)驗(yàn)方法那樣要更換芯片、檢查硬件連線甚至重新搭接電路。同時(shí)，CPLD芯片具有極大的靈活性和通用性。由于設(shè)計(jì)周期短、修改容易且系統(tǒng)可靠性高，利用CPLD的可配置性，再配合適當(dāng)?shù)耐鈬娐?，就可以做出多種不同的應(yīng)用，這使其成為了符合現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)發(fā)展趨勢的新型設(shè)計(jì)手段。其缺點(diǎn)是，學(xué)生往往會缺乏硬件概念，對實(shí)物元件缺乏感性認(rèn)識，實(shí)際電路調(diào)試等能力得不到很好的訓(xùn)練。

1.3 數(shù)字邏輯實(shí)驗(yàn)教學(xué)模式

在數(shù)字邏輯實(shí)驗(yàn)課上，我們采用的是傳統(tǒng)實(shí)驗(yàn)和基于EDA技術(shù)的CPLD實(shí)驗(yàn)相結(jié)合的實(shí)驗(yàn)教學(xué)模式。傳統(tǒng)實(shí)驗(yàn)采用的是“自底向上”的純硬件的設(shè)計(jì)方法，而基于EDA技術(shù)的CPLD實(shí)驗(yàn)采用的是“自上而下”的硬件設(shè)計(jì)軟件化的方法。我們在控制好傳統(tǒng)實(shí)驗(yàn)和CPLD實(shí)驗(yàn)比例的基礎(chǔ)上，優(yōu)化實(shí)驗(yàn)項(xiàng)目，使得兩種方法的實(shí)驗(yàn)相輔相成，相互補(bǔ)充，達(dá)到軟硬結(jié)合的目的，學(xué)生既能學(xué)會用中小規(guī)模器件設(shè)計(jì)簡單數(shù)字部件，又能掌握基于可編程邏輯器件(CPLD)設(shè)計(jì)復(fù)雜電路的知識。

2 數(shù)字邏輯實(shí)驗(yàn)平臺

為優(yōu)化實(shí)驗(yàn)教學(xué)環(huán)境，實(shí)現(xiàn)實(shí)驗(yàn)教學(xué)手段的現(xiàn)代化，我們專門為數(shù)字邏輯實(shí)驗(yàn)課程設(shè)計(jì)開發(fā)了實(shí)驗(yàn)平臺。該平臺整合了通用邏輯器件的連線實(shí)驗(yàn)和可編程邏輯器件實(shí)驗(yàn)，配備了齊全的工具設(shè)計(jì)，實(shí)驗(yàn)平臺的整體結(jié)構(gòu)見圖1。具體來說，它包括：

(1) 通用邏輯器件區(qū)。內(nèi)有10個(gè)16腳的雙列直插器件的管座，支持實(shí)驗(yàn)中的通用邏輯器件(主要是74系列的器件)的安裝，每個(gè)管座的管腳都被引出到一個(gè)臺階插座上，可以通過連接線將管腳連接起來形成所需電路。

(2) 可編程邏輯器件區(qū)。內(nèi)有一片可編程邏輯器件CPLD、時(shí)鐘輸入插座、復(fù)位插座、連接USB下載線的插座、電源輸入的臺階插座、16個(gè)通用輸入/輸出端口的臺階插座。

(3) 數(shù)碼管區(qū)。有6個(gè)七段數(shù)碼管，3個(gè)帶譯碼電路的和3個(gè)不帶譯碼電路的。

(4) 開關(guān)輸入?yún)^(qū)。有8個(gè)撥動開關(guān)和2個(gè)微動開關(guān)。

(5) 發(fā)光二極管顯示區(qū)。有8個(gè)發(fā)光二極管。

(6) 五組TTL電平時(shí)鐘信號區(qū)。頻率分別為16、8、4、2、1 MHz。

(7) LED點(diǎn)陣區(qū)。有兩片8×8的LED雙色點(diǎn)陣，其管腳均已直接與CPLD相連，點(diǎn)陣為紅綠雙色點(diǎn)陣。

做傳統(tǒng)實(shí)驗(yàn)時(shí)，學(xué)生可根據(jù)設(shè)計(jì)的電路選擇TTL集成電路芯片的型號，將芯片插在芯片插座上，通過手工連線，再使用開關(guān)、數(shù)碼管或指示燈等來完成分立器件的實(shí)驗(yàn)。做CPLD實(shí)驗(yàn)時(shí)，學(xué)生首先以Altera公司的QuatrusⅡ?yàn)殚_發(fā)平臺，在計(jì)算機(jī)上用硬件描述語言VHDL完成電路的設(shè)計(jì)，再通過編譯仿真，將.sof文件下載到數(shù)字邏輯實(shí)驗(yàn)箱的可編程邏輯器件EPM240T100C5中，最后通過簡單的連線(開關(guān)、數(shù)碼管、燈等)來實(shí)現(xiàn)電路的功能。

3 實(shí)驗(yàn)的規(guī)劃和內(nèi)容

為使學(xué)生既能在有限的課時(shí)內(nèi)高效地完成實(shí)驗(yàn)，又能在軟硬兩方面都得到訓(xùn)練，在數(shù)字邏輯實(shí)驗(yàn)平臺上合理地規(guī)劃傳統(tǒng)實(shí)驗(yàn)和基于EDA技術(shù)的CPLD可編程邏輯器件實(shí)驗(yàn)的比重就顯得尤為重要。

圖1 實(shí)驗(yàn)平臺的整體結(jié)構(gòu)

例如，對于儀器的使用、芯片參數(shù)的測試等內(nèi)容，就適合用傳統(tǒng)的實(shí)驗(yàn)方法來完成，而對于復(fù)雜的組合邏輯電路、時(shí)序邏輯電路等內(nèi)容，就適合運(yùn)用EDA手段來進(jìn)行實(shí)驗(yàn)。另外，還有一些原理上大致相同內(nèi)容的實(shí)驗(yàn)，我們會安排讓學(xué)生分別用這兩種方法來實(shí)現(xiàn)。例如，要實(shí)現(xiàn)兩位加法(減法)電路的設(shè)計(jì)，可讓學(xué)生在實(shí)驗(yàn)平臺上用傳統(tǒng)的實(shí)驗(yàn)方法來實(shí)現(xiàn)，實(shí)驗(yàn)過程中要使用的芯片有若干個(gè)、導(dǎo)線幾十根，學(xué)生在接線時(shí)容易出現(xiàn)錯(cuò)誤，實(shí)驗(yàn)的完成進(jìn)度可能會受到影響，但這對于學(xué)生建立硬件概念，對增加對實(shí)物元件的感性認(rèn)識以及提高實(shí)際電路調(diào)試能力等都是很好的訓(xùn)練，因此該實(shí)驗(yàn)的設(shè)立是必要的。對于四位加法器的設(shè)計(jì)實(shí)驗(yàn)，可安排學(xué)生用CPLD來實(shí)現(xiàn)，實(shí)驗(yàn)過程中電路的接線復(fù)雜程度會大大減少，導(dǎo)線只需十幾根即可，主要的工作是通過編寫程序代碼來完成的。通過這樣的實(shí)驗(yàn)安排，可讓學(xué)生親身體驗(yàn)到用這兩種方法來實(shí)現(xiàn)大致相同實(shí)驗(yàn)?zāi)繕?biāo)的不同之處，辨析二者的優(yōu)缺點(diǎn)，同時(shí)軟硬兩方面的知識也得到了鞏固和提高。

目前我們開設(shè)的數(shù)字邏輯實(shí)驗(yàn)有：① 示波器實(shí)驗(yàn)；② 與非門電路的測試(傳統(tǒng)實(shí)驗(yàn))；③ 點(diǎn)亮數(shù)字人生(CPLD實(shí)驗(yàn))；④ 兩位加法(減法)電路設(shè)計(jì)(傳統(tǒng)實(shí)驗(yàn))；⑤ 四位加法器設(shè)計(jì)(CPLD實(shí)驗(yàn))；⑥ 計(jì)數(shù)器設(shè)計(jì)(CPLD實(shí)驗(yàn))；⑦ 串行密碼鎖設(shè)計(jì)(CPLD實(shí)驗(yàn))；⑧ 定時(shí)控制電路的設(shè)計(jì)(傳統(tǒng)實(shí)驗(yàn))。

除數(shù)字邏輯實(shí)驗(yàn)課程中的內(nèi)容外，在理論課的最后幾周安排了自主選題的大實(shí)驗(yàn)[14]。學(xué)生通過綜合運(yùn)用在理論課和實(shí)驗(yàn)課中所學(xué)的知識，自主選題，實(shí)現(xiàn)自己感興趣又有創(chuàng)意的大實(shí)驗(yàn)項(xiàng)目。興趣是最好的老師，有興趣才會有動力去掌握好理論知識和實(shí)驗(yàn)技能，并不斷積累經(jīng)驗(yàn)，在此基礎(chǔ)上才會有創(chuàng)新的成果[15]。通過以上這些數(shù)字邏輯實(shí)驗(yàn)環(huán)節(jié)(傳統(tǒng)實(shí)驗(yàn)、CPLD實(shí)驗(yàn)、設(shè)計(jì)型和研究型實(shí)驗(yàn))的設(shè)計(jì)，學(xué)生將會得到較完整的訓(xùn)練，這也為其隨后順利完成“計(jì)算機(jī)組成原理”、“系統(tǒng)結(jié)構(gòu)”等課程的學(xué)習(xí)提供了知識保障。

4 考核方式和成績的評定

客觀合理地對學(xué)生的實(shí)驗(yàn)成績進(jìn)行評定是實(shí)驗(yàn)教學(xué)環(huán)節(jié)的重要內(nèi)容之一。我們不以實(shí)驗(yàn)最終完成的情況作為惟一的判定標(biāo)準(zhǔn)，而是更加注重學(xué)生在實(shí)驗(yàn)過程中知識和能力的表現(xiàn)。學(xué)生在實(shí)驗(yàn)中可能會犯各種各樣的技術(shù)性錯(cuò)誤，只要得到及時(shí)的糾正，都不會影響到最終的成績，因?yàn)檫@些過程都是其知識和能力積累由量變向質(zhì)變進(jìn)行轉(zhuǎn)變的必要階段。實(shí)驗(yàn)的主要考核指標(biāo)包括實(shí)驗(yàn)預(yù)習(xí)報(bào)告、實(shí)驗(yàn)過程、實(shí)驗(yàn)結(jié)果、實(shí)驗(yàn)報(bào)告、實(shí)驗(yàn)考試等。對于自主選題的大實(shí)驗(yàn)，除要求完成實(shí)驗(yàn)報(bào)告外，還要組織學(xué)生進(jìn)行公開答辯和演示自己的實(shí)驗(yàn)裝置，綜合給出最終的成績。

5 結(jié) 語

我們在自己開發(fā)的數(shù)字邏輯實(shí)驗(yàn)平臺上將傳統(tǒng)實(shí)驗(yàn)和CPLD實(shí)驗(yàn)進(jìn)行了結(jié)合，合理設(shè)計(jì)和規(guī)劃了數(shù)字邏輯實(shí)驗(yàn)教學(xué)，目的是發(fā)揮傳統(tǒng)實(shí)驗(yàn)和CPLD實(shí)驗(yàn)在實(shí)驗(yàn)教學(xué)中各自的優(yōu)勢，使學(xué)生既能熟悉符合現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)發(fā)展趨勢的新型設(shè)計(jì)手段，又能建立起硬件概念，在實(shí)際電路的搭建和調(diào)試等方面得到訓(xùn)練，并能培養(yǎng)嚴(yán)謹(jǐn)和細(xì)致的工作作風(fēng)。實(shí)踐證明，這種基于實(shí)驗(yàn)平臺的數(shù)字邏輯實(shí)驗(yàn)教學(xué)不僅能夠幫助學(xué)生很好地理解和掌握理論課上學(xué)過的基本原理和知識，而且也使其在軟硬件兩方面都得到了很好的訓(xùn)練。

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Digital Logic Experiment Teaching Based on Experimental Platform

TIANShu-zhen，QUANCheng-bin，LIShan-shan，YANGShi-qiang

(Department of Computer Science & Technology，Tsinghua University，Beijing 100084，China)

Traditional experiments and EDA technique-based CPLD experiments have their own characteristics in digital logic experiment teaching. Therefore, we try to combine such two kinds of experiments in teaching with the aim of taking full advantage of them. This paper introduces the practice in digital logic experiment teaching based on experimental platform, which is under the guidance of such ideas. We scheduled experimental contents to be performed on the platform developed by us, which considers the ratio of the two kinds of experiments, also arranges the comprehensive experiment with topics selected independently by students, and grades students taking comprehensive performances into consideration. The results prove that the combination of such two kinds of experiments is beneficial to train students in improving their software and hardware application ability, not only in mastering the digital logic course effectively, but also in strengthening the ability of practice.

digital logic; EDA technique; programmable logic devices; traditional experiments

2014-06-23

田淑珍(1966-)，女，北京人，學(xué)士，工程師，主要從事計(jì)算機(jī)和電子技術(shù)的相關(guān)教學(xué)工作。

Tel.:13641328575;E-mail：tiansz@tsinghua.edu.cn

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A

1006-7167(2015)05-0195-04