一種小體積低功耗的多通道AD模塊設(shè)計(jì)

蔡侃侃（第七一五研究所，杭州，310023）

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一種小體積低功耗的多通道AD模塊設(shè)計(jì)

蔡侃侃
（第七一五研究所，杭州，310023）

摘要研究了一種基于可編程邏輯陣列（FPGA）的模數(shù)轉(zhuǎn)換方案，在該設(shè)計(jì)方案中，運(yùn)用ACTEL公司的小體積FPGA控制AD芯片對信號的采集與傳輸。該方案具有體積小，功耗低的特點(diǎn)。

關(guān)鍵詞FPGA；小體積；低功耗；模數(shù)轉(zhuǎn)換

隨著模數(shù)轉(zhuǎn)換運(yùn)用的普及，人們對AD轉(zhuǎn)換模塊的功耗、精度、同步性能等指標(biāo)提出了越來越高的要求。其中一種AD轉(zhuǎn)換的電路是運(yùn)用MCU（微控制器）對AD芯片進(jìn)行控制[1]，但在需要多個(gè)AD通道同步采樣的應(yīng)用中，單個(gè)MCU對多通道、多片AD芯片做同步數(shù)據(jù)采集所需處理的信息量較大，存在一定難度。如果增加MCU的數(shù)量，則會增加模塊的功耗與體積。若用CPLD控制多通道AD數(shù)據(jù)采集，則采集后的數(shù)據(jù)整合、暫存、打包等環(huán)節(jié)所占用的資源需要加入其他硬件才能得以滿足[2]，增加了電路的復(fù)雜程度。FPGA擁有優(yōu)良的信號并行傳輸特性與豐富的片上資源，因此在多AD通道同步采集系統(tǒng)中能夠表現(xiàn)出良好的性能[3,4]。

1　電路結(jié)構(gòu)與實(shí)現(xiàn)方案

本文所給出的AD模塊電路結(jié)構(gòu)圖如圖1所示。模擬信號通過兩片AD芯片做多通道的模數(shù)轉(zhuǎn)換，在FPGA的控制下，AD芯片將采集的數(shù)據(jù)傳給FPGA，并在FPGA內(nèi)部做存儲轉(zhuǎn)發(fā)，在接收到轉(zhuǎn)發(fā)命令之后，F(xiàn)PGA將采集數(shù)據(jù)通過485傳輸接口轉(zhuǎn)發(fā)出去。

圖1　電路結(jié)構(gòu)框圖

出于降低功耗和使用面積方面考慮，本方案選用ACTEL廠商的IGLOO系列AGLN125芯片作為該模塊的FPGA[5]。它與ALTERA公司的EP3C5以及XILINX的XC3S400A性能對比如表1所示。可以看出，AGLN125芯片在功耗和使用面積方面具有明顯的優(yōu)勢。需要指出的是，隨著芯片周圍環(huán)境溫度的升高，AGLN125芯片在功耗方面的優(yōu)勢會更為突出。在不要求模塊持續(xù)工作的場合，AGLN125芯片的睡眠功能可以進(jìn)一步降低FPGA的功耗，當(dāng)開啟睡眠模式時(shí)，F(xiàn)PGA功耗僅為2 μW。此外，本方案選用的FPGA采用FLASH架構(gòu)，避免了在FPGA外部添加PROM存儲芯片，不僅有效減小了該模塊的占用面積，而且上電即行，省去了上電時(shí)PROM對FPGA的配置過程。

表1　多種FPGA的性能對比

本方案選用的adau1978芯片作為AD轉(zhuǎn)換芯片，采用Σ-Δ架構(gòu)，可簡化前端抗混疊濾波模塊[6]，單個(gè)芯片有4路24位AD轉(zhuǎn)換通道，其與同類型的TI公司模數(shù)轉(zhuǎn)換芯片ADS1278以及凌特公司的模數(shù)轉(zhuǎn)換芯片LTC2442對比情況如表2所示，ADS1278雖然功耗較低，但是其占用面積太大，在小體積AD轉(zhuǎn)換模塊中優(yōu)勢不如ADAU1978，LTC2442不具備數(shù)據(jù)的同步采集功能，在對同步要求嚴(yán)格的多通道采集系統(tǒng)中不宜使用。

表2　多種模數(shù)轉(zhuǎn)換芯片的對比

為將方案的體積與功耗進(jìn)一步降低，選用SG-310系列32 MHz芯片作為晶振，其占用面積僅為3.2 mm×2.5 mm。當(dāng)不需要該模塊做AD數(shù)據(jù)采集時(shí)，可通過RS-485傳輸接口傳送睡眠命令，則FPGA通過配置各個(gè)AD芯片內(nèi)部寄存器讓AD芯片進(jìn)入睡眠狀態(tài)以降低模塊功耗。整個(gè)電路板大小如圖2所示，板子長度為60 mm，板寬僅為11 mm。

圖2　電路板尺寸示意圖

本方案AD芯片的采樣頻率為10 kHz，上位機(jī)運(yùn)用兩路RS-485串口與FPGA進(jìn)行通信，一路RS-485串口傳送時(shí)鐘，另一路RS-485串口下發(fā)命令或上傳數(shù)據(jù)。各個(gè)AD轉(zhuǎn)換通道擁有同頻同相位的時(shí)鐘，在接收到AD模塊檢測采集命令之后的下一個(gè)本地時(shí)鐘上升沿時(shí)，使能各路AD通道的同步信號，即可實(shí)現(xiàn)各個(gè)采集通道的同步。AD采集得到的數(shù)據(jù)在FPGA內(nèi)做并串轉(zhuǎn)換，每個(gè)通道數(shù)據(jù)只保留16位，則兩片AD的8通道數(shù)據(jù)一共128位。將這128位數(shù)據(jù)存入FPGA的片上FIFO中，加上幀頭和時(shí)標(biāo)后通過RS-485接口上傳。時(shí)序圖見圖3。

圖3　本同步采集方案的時(shí)序圖

2　驗(yàn)證方法

本方案的驗(yàn)證平臺結(jié)構(gòu)如圖4所示，驗(yàn)證平臺按照AD模塊的工作流程與傳輸協(xié)議發(fā)送命令與時(shí)鐘，并接收AD模塊發(fā)送來的數(shù)據(jù)，將AD采集的數(shù)據(jù)提取出來通過網(wǎng)口送入PC機(jī)，之后數(shù)據(jù)通過PC機(jī)顯控軟件可直接觀測信號波形、幅度、相位等信息。讓AD模塊各個(gè)通道對同一模擬信號進(jìn)行采集，以某一通道輸出數(shù)據(jù)為基準(zhǔn)，若其他各通道輸出數(shù)據(jù)與它具有一致性，則說明該模塊工作正常。

圖4　驗(yàn)證平臺簡化結(jié)構(gòu)圖

給AD模塊的各個(gè)通道輸入端加入100 Hz的單頻正弦波，以第一通道為基準(zhǔn)，通過驗(yàn)證平臺后各路輸出信號信息如表3所示。經(jīng)測量，當(dāng)8路AD同時(shí)工作時(shí)，該模塊的需求電流僅為43 mA。

表3　各通道輸出信號對比圖

3　結(jié)論

本文給出多通道AD采集模塊設(shè)計(jì)方案的在驗(yàn)證結(jié)果中表現(xiàn)出優(yōu)良的幅度特性與相位特性，在體積、功耗有特殊要求的場合中擁有良好的運(yùn)用前景。若改變AD芯片的選型則可衍生出采樣率更高或采樣精度更好的模數(shù)轉(zhuǎn)換設(shè)計(jì)方案。

參考文獻(xiàn):

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