基于Gardner位定時(shí)同步算法的實(shí)驗(yàn)教學(xué)設(shè)計(jì)

歐靜蘭，印 勇，吳皓威，鄒玉濤

(重慶大學(xué) a.通信工程學(xué)院，國家級電工電子實(shí)驗(yàn)教學(xué)示范中心;b.飛行器測控與通信教育部重點(diǎn)實(shí)驗(yàn)室，重慶 400044)

電子綜合設(shè)計(jì)是高校電子信息類本科專業(yè)的一個重要的教學(xué)實(shí)踐環(huán)節(jié)。重慶大學(xué)的電子綜合設(shè)計(jì)持續(xù)時(shí)間為4周，每4名學(xué)生組成一組，每位指導(dǎo)老師一次指導(dǎo)3～4個組。電子綜合設(shè)計(jì)的課題可利用單片機(jī)、FPGA或者DSP完成一個特定功能的硬件設(shè)備，對培養(yǎng)學(xué)生的實(shí)踐能力、分析和解決問題的能力等都起著非常重要的作用［1］。

筆者結(jié)合數(shù)字通信的基本原理，設(shè)計(jì)了基于Gardner位定時(shí)同步算法及其FPGA實(shí)現(xiàn)的綜合設(shè)計(jì)項(xiàng)目。

1 系統(tǒng)設(shè)計(jì)方案

同步技術(shù)是數(shù)字通信系統(tǒng)中的關(guān)鍵技術(shù)，同步性能的好壞直接影響數(shù)字通信系統(tǒng)的傳輸質(zhì)量［2－4］。Gardner位定時(shí)同步算法是一種不受載波同步影響的定時(shí)誤差估計(jì)算法，由著名學(xué)者F.M.Gardner提出［5－6］，該算法無需先驗(yàn)數(shù)據(jù)信息，并且實(shí)際應(yīng)用中采樣速率只需要大于兩倍的符號速率，有利于簡化設(shè)計(jì)。

Gardner同步環(huán)路的硬件組成包括以下四個部分:定時(shí)誤差檢測器、環(huán)路濾波器、控制電路和插值濾波器，如圖1所示。對輸入信號進(jìn)行采樣，將抽樣值送入內(nèi)插器進(jìn)行插值運(yùn)算，內(nèi)插器的輸出則為位定時(shí)同步調(diào)整后的信號。在反饋回路中，采用定時(shí)誤差檢測算法估計(jì)出最佳采樣時(shí)刻與當(dāng)前采樣時(shí)刻直接的偏差值，通過環(huán)路濾波器對該插值信號進(jìn)行高頻濾波和去噪處理。環(huán)路濾波器輸出信號送入控制電路，控制電路產(chǎn)生相應(yīng)的控制信號對插值器的插入時(shí)刻進(jìn)行調(diào)整以便達(dá)到定時(shí)同步。

圖1 Gardner同步環(huán)路

1)定時(shí)誤差檢測器。項(xiàng)目采用的Gardner定時(shí)誤差檢測器通常用于同步的二進(jìn)制基帶信號或者BPSK，QPSK和OQPSK信號。該算法每個符號周期計(jì)算一次，計(jì)算表達(dá)式如下:

2)環(huán)路濾波器。它的作用是為了有效濾除誤差信號中的高頻成分，使定時(shí)誤差更加穩(wěn)定。這里采用理想積分濾波器實(shí)現(xiàn)。

3)控制電路。它由數(shù)控振蕩器(NCO)和分?jǐn)?shù)間隔計(jì)算器組成。NCO主要負(fù)責(zé)產(chǎn)生溢出時(shí)鐘，以供插值濾波器使用。

4)插值濾波器。項(xiàng)目采用Gardner插值濾波器［5－6］，其速率轉(zhuǎn)換模型如圖2所示。插值器的輸入信號為采樣值x(mTs)，輸出信號為y(kTi)，輸出信號周期是Ti的函數(shù)。

圖2 Gardner插值濾波器速率轉(zhuǎn)換模型

2 算法仿真結(jié)果與分析

設(shè)計(jì)采用Matlab軟件隨機(jī)產(chǎn)生基帶信號，并利用自帶的調(diào)制函數(shù)產(chǎn)生一個已調(diào)的QPSK信號，同時(shí)，利用該信號進(jìn)行相關(guān)的算法驗(yàn)證。其中的仿真參數(shù)包括:符號速率為 512 Kbp/s，信噪比(SNR)為60 dB，載波頻率為中頻140 MHz，模數(shù)采樣速率為80 MHz。

圖3給出了存在加性高斯白噪聲(AWGN)和定時(shí)相位誤差時(shí)的QPSK信號星座圖。由圖可知，在未同步之前，實(shí)際采樣點(diǎn)與最佳采樣點(diǎn)之間存在偏差，信號的星座圖分布比較散亂。

圖4展示了經(jīng)過位同步后的信號星座圖，與圖3相比，星座圖明顯比較集中于四個點(diǎn)，即(1，1)、(1，－1)、(－1，1)、(－1，－1)四個點(diǎn)，圖中除開這四個點(diǎn)之外的點(diǎn)是在采樣未同步之前的。

圖3 未進(jìn)行同步的QPSK信號星座圖

圖4 經(jīng)同步后的QPSK信號星座圖

3 算法的FPGA實(shí)現(xiàn)

該項(xiàng)目最終在FPGA上實(shí)現(xiàn)。根據(jù)如圖5所示的系統(tǒng)總體設(shè)計(jì)圖，在變頻模塊中，輸入信號頻率為140 MHz，模數(shù)轉(zhuǎn)換器(A/D)的采樣時(shí)鐘為80 MHz，其中A/D模塊是模擬電路，不屬于項(xiàng)目的FPGA設(shè)計(jì)內(nèi)容。在FPGA軟件設(shè)計(jì)部分，利用頻率控制字(FCW)調(diào)制NCO產(chǎn)生正弦和余弦信號，對待處理信號作相乘處理，處理后得到的是I、Q兩路信號。由于信號比特率為512 Kbp/s，因此，可以利用帶寬為1 MHz的低通濾波器同時(shí)對I、Q兩路信號進(jìn)行濾波處理。另外，由于這兩路信號的能量是不穩(wěn)定的，需要進(jìn)行能量檢測，利用能量檢測的結(jié)果控制自動增益控制電路(AGC)，以控制A/D器件的增益。變頻后的信號進(jìn)入位同步模塊進(jìn)行后續(xù)處理。

在Quartus II中利用Verilog HDL程序［7］生成的位同步模塊如圖6所示。關(guān)于本設(shè)計(jì)所使用的FPGA硬件調(diào)試平臺，考慮到Cyclone系列芯片的低成本和高性能，因此，F(xiàn)PGA芯片采用Cyclone III系列的 EP3C120F780C8，A/D 芯片型號為AD9218。

圖5 系統(tǒng)總體設(shè)計(jì)方案圖

圖6 位同步模塊設(shè)計(jì)框圖

4 結(jié)束語

近年來，現(xiàn)代EDA技術(shù)發(fā)展十分迅速，很多企業(yè)和科研院所對能熟練掌握EDA技術(shù)的人才需求很大，因此，在高校的電子綜合設(shè)計(jì)中加強(qiáng)EDA設(shè)計(jì)環(huán)節(jié)的訓(xùn)練非常必要。本文結(jié)合數(shù)字通信技術(shù)的基本原理，設(shè)計(jì)了基于Gardner位定時(shí)同步算法及其FPGA實(shí)現(xiàn)的綜合設(shè)計(jì)項(xiàng)目，對學(xué)生的系統(tǒng)設(shè)計(jì)能力培養(yǎng)起到了積極的作用，收到了很好的教學(xué)效果。

［1］ 蔣陽，韓慶文，馮文江，等.基于ADμC 812的生理參數(shù)測試儀設(shè)計(jì)與實(shí)踐［J］.實(shí)驗(yàn)科學(xué)與技術(shù)，2012，10(1):10－13.

［2］ 樊昌信，詹道庸，徐炳祥，等.通信原理［M］.北京:國防工業(yè)出版社，1995:349－386.

［3］ Proakis J G．?dāng)?shù)字通信［M］.張立軍，張宗橙，鄭寶玉，等譯.北京:電子工業(yè)出版社，2001:241－268.

［4］ 楊小牛，樓才義，徐建良.軟件無線電原理與應(yīng)用［M］.北京:電子工業(yè)出版社，2001:197－201.

［5］ Gardner F M.Interpolation in digital modems part I:fundamentals［J］.IEEE Trans.Comm.1993，41(3):501－507.

［6］ Erup L，Gardner F M，Harris R A．Interpolation in digital modems part II:implementation and performance［J］.IEEE Trans.Comm.1993，41(6):998－1008.

［7］ Sanir Palnitkar．Verilog HDL數(shù)字設(shè)計(jì)與綜合［M］.夏宇聞，胡燕祥，刁嵐松，譯.北京:電子工業(yè)出版社，2009:40－139.