幾種常見BCD碼在同步時序邏輯電路中的對比分析

嚴(yán)李強，郭玉萍，劉重顯

（西藏大學(xué) 工學(xué)院，西藏 拉薩 850000）

幾種常見BCD碼在同步時序邏輯電路中的對比分析

嚴(yán)李強，郭玉萍，劉重顯

（西藏大學(xué) 工學(xué)院，西藏 拉薩 850000）

BCD碼也稱二進(jìn)碼十進(jìn)數(shù)。根據(jù)實際需求，BCD碼產(chǎn)生了多種編碼形式。選擇不同的BCD碼來完成電路設(shè)計，則邏輯電路會呈現(xiàn)出不同的結(jié)構(gòu)和工作過程。本文選擇同步時序邏輯電路設(shè)計中的一個具體實例，采用常見BCD碼的六種形式分別完成一次完整設(shè)計，對比分析各種編碼形式對邏輯電路設(shè)計的可靠性、自啟動能力、電路結(jié)構(gòu)和元器件利用率的影響。

BCD碼；同步時序邏輯電路；有權(quán)碼；無權(quán)碼

在邏輯電路設(shè)計時常常選擇容易理解的自然二進(jìn)制碼作為編碼分配方案，由于這種碼字存在的缺陷，容易導(dǎo)致邏輯電路出現(xiàn)競爭冒險。是否在邏輯電路設(shè)計中存在一種碼字，使得邏輯電路的可靠性、自啟動能力、電路結(jié)構(gòu)和元器件的利用率等問題都得到最優(yōu)解？在十進(jìn)制與二進(jìn)制的換算中除了自然二進(jìn)制碼以外，還有二十進(jìn)制碼（BCD碼）。它是在自然二進(jìn)制的基礎(chǔ)進(jìn)一步衍化出的編碼形式，它又包括多種編碼形式，每一種編碼形式都有各自的特點，這在設(shè)計邏輯電路時又會引起不同的表現(xiàn)。

1 常見 BCD碼

BCD碼可分為有權(quán)碼和無權(quán)碼兩類。其中，常見的有權(quán)BCD碼有8421碼、2421碼、5421碼，無權(quán)BCD碼有余3碼、余3循環(huán)碼、格雷碼。6種常見碼字的關(guān)系對照表如表1所示。

8421 BCD碼是最基本和最常用的BCD碼，它和四位自然二進(jìn)制碼相似，各位的權(quán)值為8、4、2、1，故稱為有權(quán)BCD碼。5421BCD碼和2421BCD碼同為有權(quán)碼，它們從高位到低位的權(quán)值分別為5、4、2、1和2、4、2、1。

余3碼是由8421碼加3后形成的，是一種“對9的自補碼”。余3循環(huán)碼是一種變權(quán)碼，每一位的在不同代碼中并不代表固定的數(shù)值，主要特點是相鄰的兩個代碼之間僅有一位的狀態(tài)不同。格雷碼（也稱循環(huán)碼）是由貝爾實驗室的Frank Gray在1940年提出的，用于PCM方法傳送信號時防止出錯。格雷碼是一個數(shù)列集合，它是無權(quán)碼，它的兩個相鄰代碼之間僅有一位取值不同。余3循環(huán)碼是取4位格雷碼中的十個代碼組成的，它同樣具相鄰性的特點。

表1 幾種常見的BCD碼Tab.1 Several common BCD codes

2 同步時序邏輯電路的設(shè)計步驟

設(shè)計同步時序邏輯電路的一般步驟[1]如下。

1）由給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表。

2）狀態(tài)化簡。在保證滿足邏輯功能要求的前提下，將等價狀態(tài)（如果兩個狀態(tài)作為現(xiàn)態(tài)，其任何相同輸入所產(chǎn)生的輸出及建立的次態(tài)均完全相同，則這兩個狀態(tài)稱為等價狀態(tài)）合并為一個狀態(tài)。

3）狀態(tài)分配，即對每個狀態(tài)指定一個特定的二進(jìn)制代碼，稱為狀態(tài)分配或狀態(tài)編碼[2-3]。狀態(tài)分配的任務(wù)就是在保證電路穩(wěn)定工作的前提下尋求一種可靠性較好，電路結(jié)構(gòu)最簡單，且能自啟動的最佳狀態(tài)分配方案。不同的狀態(tài)分配方案會導(dǎo)致不同的邏輯電路結(jié)構(gòu)，結(jié)構(gòu)簡單的邏輯電路通常所需的芯片或門電路就越少，運行時間就越短，工作效率會相對較高，成本價格就越低。

通常采用自然二進(jìn)制數(shù)進(jìn)行編碼。M為電路的狀態(tài)數(shù)。每個觸發(fā)器表示一位二進(jìn)制數(shù)，因此，觸發(fā)器的數(shù)目n可按下式確定：

4）選擇觸發(fā)器。一般可選JK觸發(fā)器或D觸發(fā)器。

5）確定激勵方程組和輸出方程組，求出狀態(tài)方程組。

6）畫出邏輯圖，并檢查電路有無自啟動能力。

3 設(shè)計舉例

為了有效對比常見的BCD碼在同步時序邏輯電路中的差異，選擇“設(shè)計同步十進(jìn)制加法計數(shù)器”為例；同時，選擇使用D觸發(fā)器來完成設(shè)計，以期望得到最簡單的電路結(jié)構(gòu)[4-5]。

3.1 使用2421碼設(shè)計

1）列出原始狀態(tài)圖，如圖1所示。

圖1 原始狀態(tài)圖Fig. 1 Original state diagram

2）狀態(tài)化簡。使用2421碼狀態(tài)分配方案時狀態(tài)是一一對應(yīng)的，不需要化簡。

3）狀態(tài)編碼。使用2421碼進(jìn)行狀態(tài)編碼，如表1所示。4）選擇觸發(fā)器，并確定激勵方程組和狀態(tài)方程組。

根據(jù)式（1）計算得觸發(fā)器個數(shù)n=4，即需要4個D觸發(fā)器構(gòu)成。由上述步驟可得十進(jìn)制加計數(shù)器的真值表，如表2所示。

由上述真值表畫出電路輸出信號的卡諾圖，如圖2所示。

由卡諾圖化簡得到激勵與狀態(tài)方程組如下：

表2 2421碼同步十進(jìn)制加計數(shù)器的狀態(tài)表Tab.2 State table of 2421 code synchronous decimal counter

圖2 2421碼同步十進(jìn)制加計數(shù)器的卡諾圖Fig. 2 Karnaugh map of 2421 code synchronous decimal counter

5）根據(jù)得出的方程組畫出邏輯電路圖，如圖3所示。

圖3 2421碼同步十進(jìn)制加計數(shù)器的邏輯電路圖Fig. 3 Logic circuit diagram of 2421 code synchronous decimal counter

6）檢查自啟動能力。其中6個冗余態(tài)（0101、0110、0111、1000、1001、1010）經(jīng)過狀態(tài)方程組運算，在一、兩個時鐘周期后全部都能進(jìn)入有效循環(huán)狀態(tài)，電路具有自啟動能力。畫出完全狀態(tài)圖，如圖4所示。

3.2 使用5421碼設(shè)計

同理，使用5421碼完成設(shè)計過程產(chǎn)生的邏輯電路圖和完全狀態(tài)圖如圖5和圖6所示。

3.3 使用8421碼設(shè)計

同理，使用8421碼完成設(shè)計過程產(chǎn)生的邏輯電路圖和完全狀態(tài)圖如圖7和圖8所示。

圖4 2421碼同步十進(jìn)制加計數(shù)器的完全狀態(tài)圖Fig. 4 Completely state diagram of 2421 code synchronous decimal counter

圖5 5421碼同步十進(jìn)制加計數(shù)器的邏輯電路圖Fig. 5 Logic circuit diagram of 5421 code synchronous decimal counter

圖6 5421碼同步十進(jìn)制加計數(shù)器的完全狀態(tài)圖Fig. 6 Completely state diagram of 5421 code synchronous decimal counter

圖7 8421碼同步十進(jìn)制加計數(shù)器的邏輯電路圖Fig. 7 Logic circuit diagram of 8421 code synchronous decimal counter

圖8 8421碼同步十進(jìn)制加計數(shù)器的完全狀態(tài)圖Fig. 8 Completely state diagram of 8421 code synchronous decimal counter

3.4 使用余3碼設(shè)計

同理，使用余3碼完成設(shè)計過程產(chǎn)生的邏輯電路圖和完全狀態(tài)圖如圖9和圖10所示。

圖9 余3碼同步十進(jìn)制加計數(shù)器的邏輯電路圖Fig. 9 Logic circuit diagram of excess-three code synchronization decimal counter

圖10 余3碼同步十進(jìn)制加計數(shù)器的完全狀態(tài)圖Fig. 10 Completely state diagram of excess-three code synchronization decimal counter

3.5 使用余3循環(huán)碼設(shè)計

同理，使用余3循環(huán)碼完成設(shè)計過程產(chǎn)生的邏輯電路圖和完全狀態(tài)圖如圖11和圖12所示。

圖11 余3循環(huán)碼同步十進(jìn)制加計數(shù)器的邏輯電路圖Fig. 11 Logic circuit diagram of excess-three cyclic code synchronization decimal counter

圖12 余3循環(huán)碼同步十進(jìn)制加計數(shù)器的完全狀態(tài)圖Fig. 12 Completely state diagram of excess-three cyclic code synchronization decimal counter

3.6 使用格雷碼設(shè)計

同理，使用格雷碼完成設(shè)計過程產(chǎn)生的邏輯電路圖和完全狀態(tài)圖如圖13和圖14所示。

圖13 格雷碼同步十進(jìn)制加計數(shù)器的邏輯電路圖Fig. 13 Logic circuit diagram of Gray code synchronization decimal counter

圖14 格雷碼同步十進(jìn)制加計數(shù)器的完全狀態(tài)圖Fig. 14 Completely state diagram of Gray code synchronization decimal counter

4 舉例結(jié)果分析

4.1 概念定義

為了有效對比表1中六種BCD碼在同步時序邏輯電路設(shè)計中的差別，在此定義以下4個基本概念。

1）邏輯電路的可靠性是指設(shè)計好的邏輯電路是否存在競爭冒險的問題。競爭冒險是數(shù)字電路中普遍存在的一種現(xiàn)象。如果一個數(shù)字電路從一個穩(wěn)定狀態(tài)轉(zhuǎn)換到另一個穩(wěn)定狀態(tài)時，其中某個門電路的兩個輸入信號同時向相反方向變化，即某個輸入信號的某一變量出現(xiàn)由原變非的同時也由非變原，稱該電路存在競爭[1]。

2）邏輯電路的自啟動能力是指冗余態(tài)是否能自動返回到電路的有效工作狀態(tài)；若能，則需進(jìn)一步考慮是直接返回有效狀態(tài)，還是間接返回有效狀態(tài)。

3）邏輯電路的結(jié)構(gòu)復(fù)雜度是使用指定芯片的個數(shù)問題。當(dāng)使用芯片較多時，電路運行過程所需的時間也會相應(yīng)的增加，此時該電路的效率也會隨之降低，則認(rèn)為該電路的結(jié)構(gòu)較為復(fù)雜。

4）邏輯電路的元器件利用率是芯片中邏輯門的使用情況，當(dāng)芯片中沒有使用的門越多時，表示該芯片的使用率越低，即元器件的利用率較低。

4.2 各碼字對應(yīng)邏輯電路的芯片使用情況

圖3、5、7、9、11和13中統(tǒng)一使用74LS32（二輸入四或門）芯片、74LS08（二輸入四與門）芯片和74LS175（四D觸發(fā)器）芯片來實現(xiàn)邏輯電路的實物，則各自的芯片使用情況如表3所示。

表3 芯片使用情況統(tǒng)計表Tab.3 Chip usage statistics單位：個

4.3 各碼字對應(yīng)邏輯電路的性能比較

在概念定義的基礎(chǔ)上，分析表1中一個狀態(tài)向下一個狀態(tài)過渡時不同編碼形式的表現(xiàn)，分析圖3、5、7、9、11和13的電路結(jié)構(gòu)，分析圖4、6、8、10、12和14的自啟動情況，分析表3中不同編碼形式引起的芯片使用情況，可得出六種碼字在可靠性、自其動能力、電路結(jié)構(gòu)復(fù)雜度和元器件利用率4各方面的對比結(jié)果，如表4所示 。

表4 各碼字性能比較結(jié)果Tab.4 Comparison results of each code word performance

5 結(jié)束語

由于編碼方式的原因，即無權(quán)碼中的余3碼是由有權(quán)碼中的8421碼加3得到的，余3循環(huán)碼是格雷碼加3得到的，8421碼和余3碼設(shè)計所得電路的性能相差不大，余3循環(huán)碼和格雷碼設(shè)計所得電路也頗為類似。整體來看，6種碼字中除了2421碼的各方面表現(xiàn)差以外，其余5種碼字都各有優(yōu)勢；因此，在邏輯電路設(shè)計時需要結(jié)合具體情況來選擇二進(jìn)制的編碼形式方可實現(xiàn)最佳邏輯電路設(shè)計。

[1] 康華光.電子技術(shù)基礎(chǔ)-數(shù)字部分[M].5版.北京:高等教育出版社,2006.

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Comparative analysis on several common BCD codes in synchronous sequential logic circuits

YAN Li-qiang, GUO Yu-ping, LIU Chong-xian
（ School of Engineering, Tibet University, Lhasa 850000, China）

BCD is also known as binary coded decimal number. According to the actual demands, there are many encoding forms for BCD. If selecting different BCD codes to complete the circuit design, the logic circuit will be showing different structures and working processes. This paper selects a concrete example in synchronous sequential logic circuit to analysis the impact of coding reliability, self-starting capability, the circuit structure and utilization of components by using six different encoding forms of BCD to complete a full design.

BCD code; synchronous sequential logic circuits; weighted code; non-weighted code

TN79+1

A

1674-6236(2014)03-0129-04

2013–06–24 稿件編號：201306154

國家自然科學(xué)基金(61261021)

嚴(yán)李強(1980—)，男，陜西大荔人，碩士，講師。研究方向：電子技術(shù)基本理論的教學(xué)與研究工作。