基于ADS1274的多通道模擬差分信號(hào)數(shù)據(jù)采集器的設(shè)計(jì)

蔡坤

摘 要：該文設(shè)計(jì)了一種基于ADS1274的多通道模擬差分信號(hào)數(shù)據(jù)采集裝置。該裝置包含差分信號(hào)緩沖放大器、模擬數(shù)字轉(zhuǎn)換器、CPLD子系統(tǒng)和USB2.0接口。由于ADS1274的數(shù)據(jù)總線時(shí)鐘對(duì)主時(shí)鐘嚴(yán)格同步，該文采用設(shè)計(jì)了時(shí)隙任務(wù)分配機(jī)制控制ADS1274和USB2.0系統(tǒng)工作。以10 Hz，1.05 V正弦差分信號(hào)為測(cè)試信號(hào)，本裝置采集的信號(hào)主頻率成分比位于0.1πrad/s最大噪聲頻率成分大60 dB。

關(guān)鍵詞：多通道模擬 差分信號(hào) 數(shù)據(jù)采集器 設(shè)計(jì)

中圖分類號(hào)：TP274 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1674-098X（2014）01（a）-0062-02

差分信號(hào)的是一種信號(hào)傳輸技術(shù)，區(qū)別于傳統(tǒng)的一根信號(hào)線一根地線的做法，差分傳輸在這兩根線上都傳輸信號(hào)，這兩個(gè)信號(hào)的振幅相等，相位相反。差分信號(hào)的優(yōu)點(diǎn)是：1）抗干擾能力強(qiáng)。干擾噪聲一般會(huì)等值、同時(shí)的被加載到兩根信號(hào)線上，而其差值為0，即，噪聲對(duì)信號(hào)的邏輯意義不產(chǎn)生影響；能有效抑制電磁干擾（EMI）。由于兩根導(dǎo)線靠得很近且信號(hào)幅值相等，這兩根線與地線之間的耦合電磁場(chǎng)的幅值也相等，同時(shí)他們的信號(hào)極性相反，其電磁場(chǎng)將相互抵消。因此對(duì)外界的電磁干擾也小[1，2]。在模擬信號(hào)采集過(guò)程中，模擬差分信號(hào)常用于模數(shù)轉(zhuǎn)換器的輸入端，以提高信號(hào)采集的質(zhì)量。本文詳細(xì)敘述了一種基于CPLD的多通道模擬差分信號(hào)采集裝置的結(jié)構(gòu)和設(shè)計(jì)方法。

1 系統(tǒng)總體結(jié)構(gòu)

本裝置的總體結(jié)構(gòu)圖如圖1所示。本系統(tǒng)分為差分信號(hào)緩沖放大器、ADS1274子系統(tǒng)、CPLD子系統(tǒng)和USB 2.0接口電路5個(gè)部分。外部輸入的模擬差分信號(hào)進(jìn)入差分信號(hào)緩沖放大器進(jìn)行緩沖放大。然后，緩沖放大器輸出的差分信號(hào)輸入ADS1274子系統(tǒng)進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)變?yōu)閿?shù)字信號(hào)。經(jīng)ADS1274轉(zhuǎn)換后的數(shù)據(jù)經(jīng)CPLD送入U(xiǎn)SB2.0接口模塊，通過(guò)USB接口送往上位機(jī)。

2 硬件設(shè)計(jì)

2.1 差分信號(hào)緩沖放大器

差分信號(hào)緩沖放大器以美國(guó)TI公司生產(chǎn)的寬帶高速差分運(yùn)放THS4521為核心。C1+和C1-為差分信號(hào)的輸入端，差分放大器的共模電壓由VCOM引腳提供[3]，在本設(shè)計(jì)中，該電壓為2.5V。R65、R66、R69和R70共同決定了整個(gè)差分放大器的增益，系統(tǒng)中的增益為2倍。R67和R68為匹配電阻。由于THS4521可用于高頻信號(hào)的放大，因此需要連接50 Ω電阻進(jìn)行阻抗匹配。

2.2 ADS1274子系統(tǒng)

ADS1274的主要部分可分為數(shù)據(jù)轉(zhuǎn)換部分和子系統(tǒng)配置部分[4]，如圖3和圖4所示。在ADS1274數(shù)據(jù)轉(zhuǎn)換部分中，AINP1、AINN1 至AINP4、AINN4引腳為4個(gè)通道的差分信號(hào)輸入端。為了使得，差分通道的兩個(gè)信號(hào)之間幅度相同，相位相差180 °，需要在差分信號(hào)兩個(gè)引腳之間并聯(lián)一個(gè)2.2nF的陶瓷電容。VCOM為THS4521提供2.5 V的共模電壓。VREF引腳接2.5 V精密電壓源，為ADS1274提供模數(shù)轉(zhuǎn)換所需參考電壓。SYNC為ADS1274多芯片同步引腳。SCLK為ADS1274數(shù)據(jù)端口時(shí)鐘。DOUT1至DOUT4分別為ADS1274芯片內(nèi)部4個(gè)同步模數(shù)轉(zhuǎn)換通道的數(shù)據(jù)輸出端。在SCLK數(shù)據(jù)時(shí)鐘的作用下，可以將4個(gè)通道的數(shù)據(jù)串行輸出。DRDY為模數(shù)轉(zhuǎn)換后的標(biāo)志位。CPLD可通過(guò)該接口與ADS1274實(shí)現(xiàn)數(shù)據(jù)交換的同步。

相比其他類型的模數(shù)轉(zhuǎn)換器，ADS1274主要靠硬件接口設(shè)置其工作狀態(tài)。其中，TEST0和TEST1為測(cè)試端口，常規(guī)使用時(shí)要接地。FORMAT0至FORMAT2為模數(shù)轉(zhuǎn)換數(shù)據(jù)格式設(shè)置端口。ADS1274支持6種數(shù)據(jù)格式[4]。PWDN1至PWDN4為信號(hào)通道開關(guān)，當(dāng)其接地時(shí)對(duì)應(yīng)的信號(hào)通道關(guān)閉，不進(jìn)行模數(shù)轉(zhuǎn)換。CLK為ADS1274主時(shí)鐘引腳。CLKDIV為時(shí)鐘分頻設(shè)置引腳。MODE0和MODE1分別為ADS1274采樣模式控制引腳。ADS1274的采樣率由CLK、CLKDIV、MODE0和MODE14個(gè)引腳共同確定。

2.3 CPLD子系統(tǒng)

CPLD子系統(tǒng)主要由Altera公司生產(chǎn)的EPM240T100CN芯片組成。該子系統(tǒng)將ADS1274控制部分程序和USB2.0接口電路軟件控制部分程序整合在一起。由于ADS1274數(shù)據(jù)接口協(xié)議和主時(shí)鐘必須嚴(yán)格同步，普通的單片機(jī)甚至是ARM等嵌入式系統(tǒng)難以勝任，因此，必須使用CPLD進(jìn)行控制。

2.4 USB 2.0接口

本文選用FTDI（Future Technology Devices Intl.Ltd.）公司推出的USB芯片F(xiàn)T245RL。該芯片集成了微控制器，并且把實(shí)現(xiàn)USB通信協(xié)議的固件程序直接固化在芯片中，同時(shí)提供了PC端的設(shè)備驅(qū)動(dòng)程序，用戶只需進(jìn)行必要的硬件設(shè)計(jì)和簡(jiǎn)單的軟件編程，所以大大降低了開發(fā)難度。圖5中，D0至D7為8bit的雙向數(shù)據(jù)接口。RD#和WR分別為讀取時(shí)鐘和寫入時(shí)鐘。RXF#和TXE#分別為讀標(biāo)志位和寫標(biāo)志位。

3 軟件設(shè)計(jì)

由于ADS1274的數(shù)據(jù)總線與主時(shí)鐘要求嚴(yán)格的相位同步[4]，通常的有限狀態(tài)機(jī)不容易滿足要求。本文提出一種以主時(shí)鐘為基準(zhǔn)，根據(jù)任務(wù)的先后次序，對(duì)不同功能模塊進(jìn)行操作的編程思路。CPLD主時(shí)鐘為4.096 MHz，ADS1274設(shè)置為低速模式，采樣率為1kHz。根據(jù)表1和表2，MODE=11，DIV=0，由主時(shí)鐘經(jīng)CPLD 8分頻得到ADS1274的時(shí)鐘為512 kHz。我們敘述方便起見，我們將一個(gè)主時(shí)鐘周期1/4.096 MHz=0.244 uS設(shè)置為一個(gè)時(shí)隙。

3.1 時(shí)隙分配方案

3.2 RD任務(wù)

進(jìn)入RD任務(wù)后，程序啟動(dòng)一個(gè)模8計(jì)數(shù)器，當(dāng)計(jì)數(shù)值為3時(shí)，讀ADS1274 DOUT引腳，并把時(shí)鐘引腳置1；當(dāng)模8計(jì)數(shù)器計(jì)數(shù)值為7時(shí)，將ADS1274時(shí)鐘引腳置0。這樣就可以將數(shù)據(jù)以串行方式從ADS1274中讀取。

4 實(shí)驗(yàn)結(jié)果

我們以Agilent 3352函數(shù)信號(hào)發(fā)生器作為信號(hào)源對(duì)系統(tǒng)進(jìn)行了測(cè)試。測(cè)試信號(hào)為10 Hz，幅值為1.05 V的正弦差分信號(hào)。圖7為采集信號(hào)的功率譜圖。圖7中，信號(hào)頻率比位于0.1πrad/s的最大干擾頻率功率大60dB，因此本系統(tǒng)能夠較好完成信號(hào)采集工作。

5 結(jié)語(yǔ)

該文設(shè)計(jì)了一種采集模擬差分信號(hào)的數(shù)據(jù)采集裝置，包含差分信號(hào)緩沖放大器、ADS1274模數(shù)轉(zhuǎn)換器、CPLD子系統(tǒng)和USB2.0接口電路。CPLD系統(tǒng)的程序能夠完成信號(hào)采集和傳輸?shù)墓ぷ?。通過(guò)對(duì)采集信號(hào)的時(shí)域和頻域分析，本設(shè)計(jì)對(duì)低頻差分信號(hào)的采集具有較好性能。在輸入10Hz 1.05V測(cè)試信號(hào)時(shí)，信號(hào)的功率比噪聲功率大60dB。

參考文獻(xiàn)

[1] 宋正勛，譚寶華.低壓差分信號(hào)技術(shù)[J]. 長(zhǎng)春光學(xué)精密機(jī)械學(xué)院學(xué)報(bào)，2000， 23（2）：33-36.

[2] 劉松江，陶翼.集成運(yùn)算放大器在差分信號(hào)處理中的應(yīng)用[J].計(jì)算機(jī)與數(shù)字工程，2008，36（6）：67-69.

[3] Texas Instruments.THS4521 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ths4521.pdf.

[4] Texas Instruments.ADS1274 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ads1274.pdf.endprint

摘 要：該文設(shè)計(jì)了一種基于ADS1274的多通道模擬差分信號(hào)數(shù)據(jù)采集裝置。該裝置包含差分信號(hào)緩沖放大器、模擬數(shù)字轉(zhuǎn)換器、CPLD子系統(tǒng)和USB2.0接口。由于ADS1274的數(shù)據(jù)總線時(shí)鐘對(duì)主時(shí)鐘嚴(yán)格同步，該文采用設(shè)計(jì)了時(shí)隙任務(wù)分配機(jī)制控制ADS1274和USB2.0系統(tǒng)工作。以10 Hz，1.05 V正弦差分信號(hào)為測(cè)試信號(hào)，本裝置采集的信號(hào)主頻率成分比位于0.1πrad/s最大噪聲頻率成分大60 dB。

關(guān)鍵詞：多通道模擬 差分信號(hào) 數(shù)據(jù)采集器 設(shè)計(jì)

中圖分類號(hào)：TP274 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1674-098X（2014）01（a）-0062-02

差分信號(hào)的是一種信號(hào)傳輸技術(shù)，區(qū)別于傳統(tǒng)的一根信號(hào)線一根地線的做法，差分傳輸在這兩根線上都傳輸信號(hào)，這兩個(gè)信號(hào)的振幅相等，相位相反。差分信號(hào)的優(yōu)點(diǎn)是：1）抗干擾能力強(qiáng)。干擾噪聲一般會(huì)等值、同時(shí)的被加載到兩根信號(hào)線上，而其差值為0，即，噪聲對(duì)信號(hào)的邏輯意義不產(chǎn)生影響；能有效抑制電磁干擾（EMI）。由于兩根導(dǎo)線靠得很近且信號(hào)幅值相等，這兩根線與地線之間的耦合電磁場(chǎng)的幅值也相等，同時(shí)他們的信號(hào)極性相反，其電磁場(chǎng)將相互抵消。因此對(duì)外界的電磁干擾也小[1，2]。在模擬信號(hào)采集過(guò)程中，模擬差分信號(hào)常用于模數(shù)轉(zhuǎn)換器的輸入端，以提高信號(hào)采集的質(zhì)量。本文詳細(xì)敘述了一種基于CPLD的多通道模擬差分信號(hào)采集裝置的結(jié)構(gòu)和設(shè)計(jì)方法。

1 系統(tǒng)總體結(jié)構(gòu)

本裝置的總體結(jié)構(gòu)圖如圖1所示。本系統(tǒng)分為差分信號(hào)緩沖放大器、ADS1274子系統(tǒng)、CPLD子系統(tǒng)和USB 2.0接口電路5個(gè)部分。外部輸入的模擬差分信號(hào)進(jìn)入差分信號(hào)緩沖放大器進(jìn)行緩沖放大。然后，緩沖放大器輸出的差分信號(hào)輸入ADS1274子系統(tǒng)進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)變?yōu)閿?shù)字信號(hào)。經(jīng)ADS1274轉(zhuǎn)換后的數(shù)據(jù)經(jīng)CPLD送入U(xiǎn)SB2.0接口模塊，通過(guò)USB接口送往上位機(jī)。

2 硬件設(shè)計(jì)

2.1 差分信號(hào)緩沖放大器

差分信號(hào)緩沖放大器以美國(guó)TI公司生產(chǎn)的寬帶高速差分運(yùn)放THS4521為核心。C1+和C1-為差分信號(hào)的輸入端，差分放大器的共模電壓由VCOM引腳提供[3]，在本設(shè)計(jì)中，該電壓為2.5V。R65、R66、R69和R70共同決定了整個(gè)差分放大器的增益，系統(tǒng)中的增益為2倍。R67和R68為匹配電阻。由于THS4521可用于高頻信號(hào)的放大，因此需要連接50 Ω電阻進(jìn)行阻抗匹配。

2.2 ADS1274子系統(tǒng)

ADS1274的主要部分可分為數(shù)據(jù)轉(zhuǎn)換部分和子系統(tǒng)配置部分[4]，如圖3和圖4所示。在ADS1274數(shù)據(jù)轉(zhuǎn)換部分中，AINP1、AINN1 至AINP4、AINN4引腳為4個(gè)通道的差分信號(hào)輸入端。為了使得，差分通道的兩個(gè)信號(hào)之間幅度相同，相位相差180 °，需要在差分信號(hào)兩個(gè)引腳之間并聯(lián)一個(gè)2.2nF的陶瓷電容。VCOM為THS4521提供2.5 V的共模電壓。VREF引腳接2.5 V精密電壓源，為ADS1274提供模數(shù)轉(zhuǎn)換所需參考電壓。SYNC為ADS1274多芯片同步引腳。SCLK為ADS1274數(shù)據(jù)端口時(shí)鐘。DOUT1至DOUT4分別為ADS1274芯片內(nèi)部4個(gè)同步模數(shù)轉(zhuǎn)換通道的數(shù)據(jù)輸出端。在SCLK數(shù)據(jù)時(shí)鐘的作用下，可以將4個(gè)通道的數(shù)據(jù)串行輸出。DRDY為模數(shù)轉(zhuǎn)換后的標(biāo)志位。CPLD可通過(guò)該接口與ADS1274實(shí)現(xiàn)數(shù)據(jù)交換的同步。

相比其他類型的模數(shù)轉(zhuǎn)換器，ADS1274主要靠硬件接口設(shè)置其工作狀態(tài)。其中，TEST0和TEST1為測(cè)試端口，常規(guī)使用時(shí)要接地。FORMAT0至FORMAT2為模數(shù)轉(zhuǎn)換數(shù)據(jù)格式設(shè)置端口。ADS1274支持6種數(shù)據(jù)格式[4]。PWDN1至PWDN4為信號(hào)通道開關(guān)，當(dāng)其接地時(shí)對(duì)應(yīng)的信號(hào)通道關(guān)閉，不進(jìn)行模數(shù)轉(zhuǎn)換。CLK為ADS1274主時(shí)鐘引腳。CLKDIV為時(shí)鐘分頻設(shè)置引腳。MODE0和MODE1分別為ADS1274采樣模式控制引腳。ADS1274的采樣率由CLK、CLKDIV、MODE0和MODE14個(gè)引腳共同確定。

2.3 CPLD子系統(tǒng)

CPLD子系統(tǒng)主要由Altera公司生產(chǎn)的EPM240T100CN芯片組成。該子系統(tǒng)將ADS1274控制部分程序和USB2.0接口電路軟件控制部分程序整合在一起。由于ADS1274數(shù)據(jù)接口協(xié)議和主時(shí)鐘必須嚴(yán)格同步，普通的單片機(jī)甚至是ARM等嵌入式系統(tǒng)難以勝任，因此，必須使用CPLD進(jìn)行控制。

2.4 USB 2.0接口

本文選用FTDI（Future Technology Devices Intl.Ltd.）公司推出的USB芯片F(xiàn)T245RL。該芯片集成了微控制器，并且把實(shí)現(xiàn)USB通信協(xié)議的固件程序直接固化在芯片中，同時(shí)提供了PC端的設(shè)備驅(qū)動(dòng)程序，用戶只需進(jìn)行必要的硬件設(shè)計(jì)和簡(jiǎn)單的軟件編程，所以大大降低了開發(fā)難度。圖5中，D0至D7為8bit的雙向數(shù)據(jù)接口。RD#和WR分別為讀取時(shí)鐘和寫入時(shí)鐘。RXF#和TXE#分別為讀標(biāo)志位和寫標(biāo)志位。

3 軟件設(shè)計(jì)

由于ADS1274的數(shù)據(jù)總線與主時(shí)鐘要求嚴(yán)格的相位同步[4]，通常的有限狀態(tài)機(jī)不容易滿足要求。本文提出一種以主時(shí)鐘為基準(zhǔn)，根據(jù)任務(wù)的先后次序，對(duì)不同功能模塊進(jìn)行操作的編程思路。CPLD主時(shí)鐘為4.096 MHz，ADS1274設(shè)置為低速模式，采樣率為1kHz。根據(jù)表1和表2，MODE=11，DIV=0，由主時(shí)鐘經(jīng)CPLD 8分頻得到ADS1274的時(shí)鐘為512 kHz。我們敘述方便起見，我們將一個(gè)主時(shí)鐘周期1/4.096 MHz=0.244 uS設(shè)置為一個(gè)時(shí)隙。

3.1 時(shí)隙分配方案

3.2 RD任務(wù)

進(jìn)入RD任務(wù)后，程序啟動(dòng)一個(gè)模8計(jì)數(shù)器，當(dāng)計(jì)數(shù)值為3時(shí)，讀ADS1274 DOUT引腳，并把時(shí)鐘引腳置1；當(dāng)模8計(jì)數(shù)器計(jì)數(shù)值為7時(shí)，將ADS1274時(shí)鐘引腳置0。這樣就可以將數(shù)據(jù)以串行方式從ADS1274中讀取。

4 實(shí)驗(yàn)結(jié)果

我們以Agilent 3352函數(shù)信號(hào)發(fā)生器作為信號(hào)源對(duì)系統(tǒng)進(jìn)行了測(cè)試。測(cè)試信號(hào)為10 Hz，幅值為1.05 V的正弦差分信號(hào)。圖7為采集信號(hào)的功率譜圖。圖7中，信號(hào)頻率比位于0.1πrad/s的最大干擾頻率功率大60dB，因此本系統(tǒng)能夠較好完成信號(hào)采集工作。

5 結(jié)語(yǔ)

該文設(shè)計(jì)了一種采集模擬差分信號(hào)的數(shù)據(jù)采集裝置，包含差分信號(hào)緩沖放大器、ADS1274模數(shù)轉(zhuǎn)換器、CPLD子系統(tǒng)和USB2.0接口電路。CPLD系統(tǒng)的程序能夠完成信號(hào)采集和傳輸?shù)墓ぷ?。通過(guò)對(duì)采集信號(hào)的時(shí)域和頻域分析，本設(shè)計(jì)對(duì)低頻差分信號(hào)的采集具有較好性能。在輸入10Hz 1.05V測(cè)試信號(hào)時(shí)，信號(hào)的功率比噪聲功率大60dB。

參考文獻(xiàn)

[1] 宋正勛，譚寶華.低壓差分信號(hào)技術(shù)[J]. 長(zhǎng)春光學(xué)精密機(jī)械學(xué)院學(xué)報(bào)，2000， 23（2）：33-36.

[2] 劉松江，陶翼.集成運(yùn)算放大器在差分信號(hào)處理中的應(yīng)用[J].計(jì)算機(jī)與數(shù)字工程，2008，36（6）：67-69.

[3] Texas Instruments.THS4521 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ths4521.pdf.

[4] Texas Instruments.ADS1274 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ads1274.pdf.endprint

摘 要：該文設(shè)計(jì)了一種基于ADS1274的多通道模擬差分信號(hào)數(shù)據(jù)采集裝置。該裝置包含差分信號(hào)緩沖放大器、模擬數(shù)字轉(zhuǎn)換器、CPLD子系統(tǒng)和USB2.0接口。由于ADS1274的數(shù)據(jù)總線時(shí)鐘對(duì)主時(shí)鐘嚴(yán)格同步，該文采用設(shè)計(jì)了時(shí)隙任務(wù)分配機(jī)制控制ADS1274和USB2.0系統(tǒng)工作。以10 Hz，1.05 V正弦差分信號(hào)為測(cè)試信號(hào)，本裝置采集的信號(hào)主頻率成分比位于0.1πrad/s最大噪聲頻率成分大60 dB。

關(guān)鍵詞：多通道模擬 差分信號(hào) 數(shù)據(jù)采集器 設(shè)計(jì)

中圖分類號(hào)：TP274 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1674-098X（2014）01（a）-0062-02

差分信號(hào)的是一種信號(hào)傳輸技術(shù)，區(qū)別于傳統(tǒng)的一根信號(hào)線一根地線的做法，差分傳輸在這兩根線上都傳輸信號(hào)，這兩個(gè)信號(hào)的振幅相等，相位相反。差分信號(hào)的優(yōu)點(diǎn)是：1）抗干擾能力強(qiáng)。干擾噪聲一般會(huì)等值、同時(shí)的被加載到兩根信號(hào)線上，而其差值為0，即，噪聲對(duì)信號(hào)的邏輯意義不產(chǎn)生影響；能有效抑制電磁干擾（EMI）。由于兩根導(dǎo)線靠得很近且信號(hào)幅值相等，這兩根線與地線之間的耦合電磁場(chǎng)的幅值也相等，同時(shí)他們的信號(hào)極性相反，其電磁場(chǎng)將相互抵消。因此對(duì)外界的電磁干擾也小[1，2]。在模擬信號(hào)采集過(guò)程中，模擬差分信號(hào)常用于模數(shù)轉(zhuǎn)換器的輸入端，以提高信號(hào)采集的質(zhì)量。本文詳細(xì)敘述了一種基于CPLD的多通道模擬差分信號(hào)采集裝置的結(jié)構(gòu)和設(shè)計(jì)方法。

1 系統(tǒng)總體結(jié)構(gòu)

本裝置的總體結(jié)構(gòu)圖如圖1所示。本系統(tǒng)分為差分信號(hào)緩沖放大器、ADS1274子系統(tǒng)、CPLD子系統(tǒng)和USB 2.0接口電路5個(gè)部分。外部輸入的模擬差分信號(hào)進(jìn)入差分信號(hào)緩沖放大器進(jìn)行緩沖放大。然后，緩沖放大器輸出的差分信號(hào)輸入ADS1274子系統(tǒng)進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)變?yōu)閿?shù)字信號(hào)。經(jīng)ADS1274轉(zhuǎn)換后的數(shù)據(jù)經(jīng)CPLD送入U(xiǎn)SB2.0接口模塊，通過(guò)USB接口送往上位機(jī)。

2 硬件設(shè)計(jì)

2.1 差分信號(hào)緩沖放大器

差分信號(hào)緩沖放大器以美國(guó)TI公司生產(chǎn)的寬帶高速差分運(yùn)放THS4521為核心。C1+和C1-為差分信號(hào)的輸入端，差分放大器的共模電壓由VCOM引腳提供[3]，在本設(shè)計(jì)中，該電壓為2.5V。R65、R66、R69和R70共同決定了整個(gè)差分放大器的增益，系統(tǒng)中的增益為2倍。R67和R68為匹配電阻。由于THS4521可用于高頻信號(hào)的放大，因此需要連接50 Ω電阻進(jìn)行阻抗匹配。

2.2 ADS1274子系統(tǒng)

ADS1274的主要部分可分為數(shù)據(jù)轉(zhuǎn)換部分和子系統(tǒng)配置部分[4]，如圖3和圖4所示。在ADS1274數(shù)據(jù)轉(zhuǎn)換部分中，AINP1、AINN1 至AINP4、AINN4引腳為4個(gè)通道的差分信號(hào)輸入端。為了使得，差分通道的兩個(gè)信號(hào)之間幅度相同，相位相差180 °，需要在差分信號(hào)兩個(gè)引腳之間并聯(lián)一個(gè)2.2nF的陶瓷電容。VCOM為THS4521提供2.5 V的共模電壓。VREF引腳接2.5 V精密電壓源，為ADS1274提供模數(shù)轉(zhuǎn)換所需參考電壓。SYNC為ADS1274多芯片同步引腳。SCLK為ADS1274數(shù)據(jù)端口時(shí)鐘。DOUT1至DOUT4分別為ADS1274芯片內(nèi)部4個(gè)同步模數(shù)轉(zhuǎn)換通道的數(shù)據(jù)輸出端。在SCLK數(shù)據(jù)時(shí)鐘的作用下，可以將4個(gè)通道的數(shù)據(jù)串行輸出。DRDY為模數(shù)轉(zhuǎn)換后的標(biāo)志位。CPLD可通過(guò)該接口與ADS1274實(shí)現(xiàn)數(shù)據(jù)交換的同步。

相比其他類型的模數(shù)轉(zhuǎn)換器，ADS1274主要靠硬件接口設(shè)置其工作狀態(tài)。其中，TEST0和TEST1為測(cè)試端口，常規(guī)使用時(shí)要接地。FORMAT0至FORMAT2為模數(shù)轉(zhuǎn)換數(shù)據(jù)格式設(shè)置端口。ADS1274支持6種數(shù)據(jù)格式[4]。PWDN1至PWDN4為信號(hào)通道開關(guān)，當(dāng)其接地時(shí)對(duì)應(yīng)的信號(hào)通道關(guān)閉，不進(jìn)行模數(shù)轉(zhuǎn)換。CLK為ADS1274主時(shí)鐘引腳。CLKDIV為時(shí)鐘分頻設(shè)置引腳。MODE0和MODE1分別為ADS1274采樣模式控制引腳。ADS1274的采樣率由CLK、CLKDIV、MODE0和MODE14個(gè)引腳共同確定。

2.3 CPLD子系統(tǒng)

CPLD子系統(tǒng)主要由Altera公司生產(chǎn)的EPM240T100CN芯片組成。該子系統(tǒng)將ADS1274控制部分程序和USB2.0接口電路軟件控制部分程序整合在一起。由于ADS1274數(shù)據(jù)接口協(xié)議和主時(shí)鐘必須嚴(yán)格同步，普通的單片機(jī)甚至是ARM等嵌入式系統(tǒng)難以勝任，因此，必須使用CPLD進(jìn)行控制。

2.4 USB 2.0接口

本文選用FTDI（Future Technology Devices Intl.Ltd.）公司推出的USB芯片F(xiàn)T245RL。該芯片集成了微控制器，并且把實(shí)現(xiàn)USB通信協(xié)議的固件程序直接固化在芯片中，同時(shí)提供了PC端的設(shè)備驅(qū)動(dòng)程序，用戶只需進(jìn)行必要的硬件設(shè)計(jì)和簡(jiǎn)單的軟件編程，所以大大降低了開發(fā)難度。圖5中，D0至D7為8bit的雙向數(shù)據(jù)接口。RD#和WR分別為讀取時(shí)鐘和寫入時(shí)鐘。RXF#和TXE#分別為讀標(biāo)志位和寫標(biāo)志位。

3 軟件設(shè)計(jì)

由于ADS1274的數(shù)據(jù)總線與主時(shí)鐘要求嚴(yán)格的相位同步[4]，通常的有限狀態(tài)機(jī)不容易滿足要求。本文提出一種以主時(shí)鐘為基準(zhǔn)，根據(jù)任務(wù)的先后次序，對(duì)不同功能模塊進(jìn)行操作的編程思路。CPLD主時(shí)鐘為4.096 MHz，ADS1274設(shè)置為低速模式，采樣率為1kHz。根據(jù)表1和表2，MODE=11，DIV=0，由主時(shí)鐘經(jīng)CPLD 8分頻得到ADS1274的時(shí)鐘為512 kHz。我們敘述方便起見，我們將一個(gè)主時(shí)鐘周期1/4.096 MHz=0.244 uS設(shè)置為一個(gè)時(shí)隙。

3.1 時(shí)隙分配方案

3.2 RD任務(wù)

進(jìn)入RD任務(wù)后，程序啟動(dòng)一個(gè)模8計(jì)數(shù)器，當(dāng)計(jì)數(shù)值為3時(shí)，讀ADS1274 DOUT引腳，并把時(shí)鐘引腳置1；當(dāng)模8計(jì)數(shù)器計(jì)數(shù)值為7時(shí)，將ADS1274時(shí)鐘引腳置0。這樣就可以將數(shù)據(jù)以串行方式從ADS1274中讀取。

4 實(shí)驗(yàn)結(jié)果

我們以Agilent 3352函數(shù)信號(hào)發(fā)生器作為信號(hào)源對(duì)系統(tǒng)進(jìn)行了測(cè)試。測(cè)試信號(hào)為10 Hz，幅值為1.05 V的正弦差分信號(hào)。圖7為采集信號(hào)的功率譜圖。圖7中，信號(hào)頻率比位于0.1πrad/s的最大干擾頻率功率大60dB，因此本系統(tǒng)能夠較好完成信號(hào)采集工作。

5 結(jié)語(yǔ)

該文設(shè)計(jì)了一種采集模擬差分信號(hào)的數(shù)據(jù)采集裝置，包含差分信號(hào)緩沖放大器、ADS1274模數(shù)轉(zhuǎn)換器、CPLD子系統(tǒng)和USB2.0接口電路。CPLD系統(tǒng)的程序能夠完成信號(hào)采集和傳輸?shù)墓ぷ?。通過(guò)對(duì)采集信號(hào)的時(shí)域和頻域分析，本設(shè)計(jì)對(duì)低頻差分信號(hào)的采集具有較好性能。在輸入10Hz 1.05V測(cè)試信號(hào)時(shí)，信號(hào)的功率比噪聲功率大60dB。

參考文獻(xiàn)

[1] 宋正勛，譚寶華.低壓差分信號(hào)技術(shù)[J]. 長(zhǎng)春光學(xué)精密機(jī)械學(xué)院學(xué)報(bào)，2000， 23（2）：33-36.

[2] 劉松江，陶翼.集成運(yùn)算放大器在差分信號(hào)處理中的應(yīng)用[J].計(jì)算機(jī)與數(shù)字工程，2008，36（6）：67-69.

[3] Texas Instruments.THS4521 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ths4521.pdf.

[4] Texas Instruments.ADS1274 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ads1274.pdf.endprint