基于TSV的3D堆疊集成電路測試

韓博宇， 王 偉， 劉 坤， 陳 田， 李潤豐， 鄭瀏旸

（1.合肥工業(yè)大學(xué) 計算機(jī)與信息學(xué)院，安徽 合肥 230009；2.情感計算與先進(jìn)智能機(jī)器安徽省重點實驗室，安徽 合肥 230009）

0 引言

盡管TSVs互連的三維芯片堆疊仍有許多技術(shù)挑戰(zhàn)，但其仍被視為是一種關(guān)鍵技術(shù)，以幫助半導(dǎo)體行業(yè)遵循摩爾定律到下一個10年。3DICs利用快速、密集的片內(nèi)通孔，克服了互連擴(kuò)展的障礙［1－2］。

此外，3DICs技術(shù)還使得芯片外形尺寸更加緊湊，從而實現(xiàn)真正意義上的SoC。但為滿足該技術(shù)的高精度要求，需要對每一片IC進(jìn)行電氣測試，以剔除有缺陷的部件，保證提供給用戶的產(chǎn)品質(zhì)量。然而，3D技術(shù)的采用，受到了對3D測試問題認(rèn)識不足和缺乏DFT技術(shù)的阻礙，其解決方案仍然未得到很好的研發(fā)，致使預(yù)期收益與使用價值之間存在較大的差距［3］。因此在所有挑戰(zhàn)中，3DICs測試的工具和方法被視為頭號挑戰(zhàn)就不足為奇了。此外，三維芯片堆疊還存在一些特有的測試挑戰(zhàn)［4］。

本文介紹了3DICs的測試挑戰(zhàn)，并概述了3D芯片測試策略早期和目前進(jìn)行的工作。圖1顯示了3D集成，其定位在正在進(jìn)行的研究活動的背景下，圖1a三角的底部顯示了3DICs行業(yè)主要的特有制造方面［5－6］，被視為探討3D設(shè)計自動化和構(gòu)架研究的基礎(chǔ)。

雖然3DICs制造技術(shù)已近乎成熟，但某些設(shè)計方法挑戰(zhàn)和大部分測試問題仍基本處于未開發(fā)狀態(tài)，如圖1b所示。

圖1 3DIC測試和相關(guān)的3D集成背景下的挑戰(zhàn)

1 3D堆疊芯片新的測試流程

傳統(tǒng)的單裸芯片的測試流程包括2個測試時刻，即晶圓測試和最終封裝測試。3DSICs的測試流程則復(fù)雜得多，其制造過程由許多步驟組成，并因此具有許多潛在的自然測試時刻。圖2顯示了一個多裸片堆疊的測試時刻［7］。堆疊前的測試稱為綁定前測試，如圖2中的Pre－Bond Test 1，Pre－Bond Test 2，…，Pre－Bond Testn，它們可以在晶圓減薄之前或之后進(jìn)行。堆疊后，可以進(jìn)行測試，無論是稱為綁定中測試的部分堆疊，如圖2中的 Mid－Bond Test 1＋2，Mid－Bond Test（1＋2）＋…，…，Mid－Bond Test（1＋2＋…＋（n－2））＋（n－1））；還是稱為綁定后測試的完整堆疊，如圖2中的Post－Bond Test（1＋2＋…＋（n－1））＋n）。所有這些測試，外部測試訪問都是通過探測來實現(xiàn)的，通常是在晶圓級。一旦堆棧被封裝，一個最終封裝測試就可以進(jìn)行。用于最終測試的外部晶圓探測，如圖2中的Final Test，是通過一個封裝引腳、一個測試套接字執(zhí)行的。

圖2 一個多裸片堆疊可能的測試時刻

測試時，在滿足市場合理的成本下，應(yīng)該保證產(chǎn)品質(zhì)量，因此沒有單一尺寸適合所有的測試流程。早期的測試都會產(chǎn)生由于下游減薄、堆疊和封裝等操作可能導(dǎo)致的缺陷，因此需要重新測試。制造成本和成品率以復(fù)雜的方式與測試流程交織在一起，因此需要對測試成本進(jìn)行建模，以確定給定產(chǎn)品的最佳測試流程。

測試流程在時間上不是一成不變的，因此模塊化的測試方法［8］得到青睞，其各種組件和互連可以作為獨立的單元（相對于一個單片測試，這種裸片堆棧是作為一個單一的單片實體被測試）被測試。模塊化的測試方法允許包含、排除和重新安排各種模塊測試［8－9］。模塊化測試方法的另一個好處是能降低整體測試數(shù)據(jù)量。

2 TSVs綁定前測試

在傳統(tǒng)IC制造中，封裝之前晶圓被探測和單獨裸片測試稱為晶圓排序。在3D集成中，如果可以在測試前綁定裸片，或者能先晶圓排序并堆疊相匹配的裸片在彼此的頂部，則3DICs的成品率可以增加。然而，3D集成晶圓的綁定前測試面臨著一些嚴(yán)峻的挑戰(zhàn)［10］。

2.1 良好的裸片（KGD）

在一個非集成的生產(chǎn)流程中，整體制造產(chǎn)業(yè)鏈被多家公司控制。對于3D－SICs，一個非集成的生產(chǎn)流程更可能是傳統(tǒng)的（2D）ICs堆疊。在一個非集成的生產(chǎn)流程中，一家公司建造模塊的中間產(chǎn)品，有可能是另一家公司的最終產(chǎn)品。在這樣的環(huán)境中，通常需要中間產(chǎn)品通過最終質(zhì)量測試，包括速度和老化測試。這些中間產(chǎn)物被稱為已知良好的裸片（KGD）［11］，或者在裸片堆疊的情況下，為已知良好的堆疊（KGS）。

2.2 KGD晶圓級測試和老化

為了使3DICs技術(shù)在商業(yè)上可行，綁定前測試技術(shù)是一項迫切的需求。老化測試是一種在半導(dǎo)體工業(yè)中被廣泛使用的技術(shù)。老化測試中的晶圓級測試（WLTBI）是一項有利于降低老化測試成本的技術(shù)，其允許在較低的裸片堆疊成本下獲得KGDs或KGS，因此尤其適用于3D集成。該方法在裸晶圓形成時設(shè)備進(jìn)行老化測試和電氣測試。這些整體晶圓并行測試系統(tǒng)，可以在提供傳統(tǒng)老化測試時測試數(shù)以千計的芯片。

在內(nèi)建自測試中，通常使用老化測試方法。芯片設(shè)計者采用片上DFT基礎(chǔ)設(shè)施，以實現(xiàn)WLTBI。監(jiān)控老化測試是一種在被測試設(shè)備（DUT）上設(shè)置有輸入測試模式的方法，在線監(jiān)控輸出對DUT的響應(yīng)，從而導(dǎo)致故障設(shè)備被識別。因此，WLTBI有很大的潛力，通過消除老化測試和測試過程之間的障礙來降低測試成本。同時，WLTBI也會減輕一些晶圓堆疊的綁定前測試問題［12－13］。

2.3 DFT技術(shù)

設(shè)計者必須在綁定前確保每個單獨裸片層被設(shè)計為可測試的。對于這樣的3DICs設(shè)計，啟用綁定前測試將需要重新考慮傳統(tǒng)的DFT策略。因此一個不同的DFT策略是必要的，因為綁定前測試主要集中在片內(nèi)電路的缺陷。此外，未減薄晶圓上的TSV缺陷測試需要專門的DFT和測試方法［14－16］。另一方面，減薄晶圓的綁定前測試會帶來全新的挑戰(zhàn)。

2.4 綁定前的可測性

一個更具挑戰(zhàn)性的情況是使用端口分解施加到基于存儲器結(jié)構(gòu)的劃分樣式，其中只有1個裸片層可以在綁定前訪問實際SRAM單元。然而對于其他層，如果要應(yīng)對其不完整的功能就需要新的方法。對于端口分解設(shè)計技術(shù)，特別是綁定前的可測性問題，必須在邏輯設(shè)計期間考慮到。例如可以至少為每個單獨的層設(shè)計出1個讀端口和1個寫端口，以啟用綁定前測試。它可能放置測試數(shù)據(jù)于寫端口，然后有數(shù)據(jù)立即從相同層的讀端口反饋回來，仿佛數(shù)據(jù)被一個虛擬設(shè)備的一個存儲單元通過片內(nèi)通孔供給。例如它可能在綁定前值得執(zhí)行一個95%的覆蓋測試，而不是一個明顯更昂貴的99.5%的覆蓋測試。

2.5 測試的經(jīng)濟(jì)性

文獻(xiàn)［17］提出了一個裸片到裸片（D2D）和裸片到晶圓（D2W）堆疊的成本模型，以制造、測試及封裝的成本和成品率作為輸入?yún)?shù)。該模型可面向基于2個關(guān)鍵假設(shè)的不同的測試流程：① 假設(shè)一個最終封裝測試，捕獲所有以前未發(fā)現(xiàn)的故障，與所有的測試流程相比，不同之處在于測試和產(chǎn)品成本，但沒有傳出產(chǎn)品質(zhì)量；② 假設(shè)裸片堆疊以線性順序發(fā)生，并且每個堆疊操作至多在2個裸片內(nèi)引入新的缺陷，并在堆疊操作中參與直接互連。成本模型在測試流程產(chǎn)生的產(chǎn)品成本的比較如圖3所示［17］。

圖3 歸一化到TF1的8個測試流程變化的成本比較

測試流程TF1中，所有的產(chǎn)品成本被標(biāo)準(zhǔn)化。黑色柱表示在一個特定的情況下，最低的產(chǎn)品總成本的測試流程。由圖3可知，不包括綁定前測試的測試流程TF1～TF4比包括綁定前測試的測試流程TF5～TF8，具有較高的產(chǎn)品成本。

相比于D2W和D2D堆疊，晶圓到晶圓（W2W）堆疊提供了最高的生產(chǎn)量，允許最小的裸片尺寸，提供最薄的晶圓和最高的TSV密度。W2W堆疊的缺點是不能避免一個有瑕疵的裸片堆疊到一個良好的裸片上，反之亦然，從而導(dǎo)致低的復(fù)合成品率。此缺點是由大量的堆棧層數(shù)量、每塊晶圓少量的裸片數(shù)和／或低裸片成品率加劇的。晶圓匹配是在預(yù)先測試的晶圓庫的基礎(chǔ)上匹配的，可以使（低）復(fù)合成品率顯著增加，例如綁定前測試的成本超調(diào)［18－19］。

3 TSVs綁定后的可靠性和測試

3.1 TSVs綁定后的可靠性問題

在測試領(lǐng)域，3D芯片面臨著新的挑戰(zhàn)［20］。在綁定多層2D晶圓逐層堆疊制造3D芯片的過程中［21］，若其中某一層發(fā)生故障未檢出，就會導(dǎo)致綁定完成后制成的大規(guī)模多層3D芯片報廢，大大增加制造成本。因此，在3D芯片制造中，在對未綁定前的2D晶圓單獨測試的基礎(chǔ)之上，還必須逐層對堆疊過程中的3D芯片半成品反復(fù)進(jìn)行測試，確保每堆疊一層后的3D芯片成品的可靠性。

為了使3DICs在商業(yè)上是可行的，最關(guān)鍵的一步是最后的整合，必須確保只有KGDs將會被綁定和封裝。隨著3D層數(shù)的增加，一個隨機(jī)綁定策略已經(jīng)不是經(jīng)濟(jì)適用的，因為它可能會降低總的成品率。

3.2 TSVs綁定后的測試問題

需要在3DICs設(shè)計中考慮DFT是保證TSV綁定后成品率的關(guān)鍵。不過，TSVs彌補(bǔ)了這一基礎(chǔ)設(shè)施的關(guān)鍵測試，任何有缺陷的TSV將會防止對一定的邏輯塊的訪問。在這種情況下，即使是一個在2層之間的單個TSV的缺陷，也可以導(dǎo)致整個芯片堆疊無效，降低了整體的成品率。

在一個一體化生產(chǎn)流程中，裸片／晶圓的生產(chǎn)、堆疊和封裝都是在一個公司的控制下。此時，輸出產(chǎn)品的質(zhì)量通常由一個全面的最終測試確定，而任何前面的測試僅僅是最終測試的子集，以便在初期剔除掉故障部件，防止下游較高的成本。

綁定后測試主要集中在測試新成立的基于TSVs的互連。假設(shè)片內(nèi)電路準(zhǔn)備好在綁定前測試階段被測試，如果堆疊操作有可能損壞它，那么綁定后測試只應(yīng)重新測試該電路。因此，測試基礎(chǔ)結(jié)構(gòu)應(yīng)該使得裸片堆疊的所有組件和互連可重新被測試。

4 結(jié)束語

3DICs已成為延長摩爾定律所預(yù)測軌跡的關(guān)鍵技術(shù)。本文介紹了3DICs面臨的一些挑戰(zhàn)和有關(guān)正在進(jìn)行的研究工作，如測試挑戰(zhàn)的基本概念、綁定前測試挑戰(zhàn)和TSVs綁定后的可靠性和測試挑戰(zhàn)。由于TSVs填充、對齊方式和綁定可造成的新的類型缺陷，研究解決方案都需要從整體上解決這些測試挑戰(zhàn)，才能使3D集成技術(shù)被廣泛采用。

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