高速通信系統(tǒng)PCB的電磁兼容性設(shè)計*

陳 巖，陳 曦

(中國電子科技集團公司第30研究所，四川成都610041)

0 引言

隨著綜合業(yè)務(wù)和多媒體通信的快速發(fā)展，直接對通信系統(tǒng)提出了高速交換、大容量數(shù)據(jù)傳輸?shù)脑O(shè)計要求。如:40 Gb/s、100 Gb/s以太網(wǎng)、SDH線路和背板高速傳輸，都對時鐘、信號線方面提出了具體要求。當(dāng)信號頻率超過1 GHz，互連關(guān)系必須充分考慮傳輸線、電源、疊層、板材電參數(shù)等諸多因素的影響，在PCB的疊層、布局布線、阻抗匹配、高速差分線等設(shè)計方面均與設(shè)備的信號質(zhì)量、電磁干擾和性能相關(guān)。而要如何做好這些，則需要在高速電路的PCB設(shè)計過程中進行完整的電磁兼容設(shè)計。

1 高速通信系統(tǒng)的電磁兼容性

高速通信系統(tǒng)主要應(yīng)用對處理性能和傳輸速率都要求較高的場合，常選用高性能嵌入式CPU，如:MIPS、PowerPC、ARM 等，核 心 工 作 頻 率 可 達(dá)1.5 GHz以上;常選用超高速通信接口，如:XAUI(萬兆以太網(wǎng))、SATA(并串與串并轉(zhuǎn)換)、PCIE等，傳輸速率都在Gb/s以上。所以在進行信號完整性(SI)設(shè)計時常見問題主要包括:反射、串?dāng)_、振鈴、過沖、地彈等［1］。

反射:反射就是信號在傳輸線上的回波，一般由于在傳輸線上阻抗不連續(xù)引起，部分能量會被反射回源端。

串?dāng)_:是兩條信號線之間的耦合、信號線之間的互感和互容引起線上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。

振鈴:振鈴表現(xiàn)為信號反復(fù)出現(xiàn)過沖和下沖，在電平門限上下抖動，振蕩呈欠阻尼的狀態(tài)。振鈴主要由于傳輸線上過度的寄生電感和電容，引起收端與源端的阻抗失配造成。

電磁干擾(EMI)，包括傳導(dǎo)干擾和輻射干擾［2］。傳導(dǎo)干擾是指通過電介質(zhì)把一個電網(wǎng)絡(luò)上的信號耦合到另外一個電網(wǎng)絡(luò);輻射干擾指干擾源通過空間把其信號耦合到另外一個電網(wǎng)絡(luò)。由于高速器件對干擾敏感，很容易接收到高速假信號并給出響應(yīng)，有時會對板卡正常工作產(chǎn)生致命的影響。

電磁兼容(EMC)，它是研究在有限空間、時間和頻譜資源等條件下，各種電氣設(shè)備可以共同工作的科學(xué)，研究的重點之一在于如何盡可能的降低電路的 EMI。

2 高速通信系統(tǒng)的PCB設(shè)計

2.1 系統(tǒng)架構(gòu)設(shè)計

由于通信設(shè)備的PCB設(shè)計重點和難點往往集中于高速差分線、高速并線總線和電源的設(shè)計上，這幾部分的設(shè)計是否滿足要求很大程度上直接關(guān)系到板卡最終是否可用。

所以本節(jié)結(jié)合某通信設(shè)備中高速路由板的設(shè)計，重點詳細(xì)介紹高速板卡的PCB設(shè)計方法。該路由轉(zhuǎn)發(fā)板主要應(yīng)用于骨干網(wǎng)的核心交換設(shè)備。板卡采用CPU、存儲陣列、FPGA和交換芯片的硬件架構(gòu)，EMC設(shè)計難點主要在于:①CPU、DDR和FPGA信號頻率較高，切換速度快;②系統(tǒng)需要滿足40 Gb/s實時業(yè)務(wù)的處理，對系統(tǒng)性能要求很高;③PCB面積小，芯片引腳密度高、屬高密度板設(shè)計;④電源種類繁多，很多模擬電源，對電源紋波要求非常高;⑤用戶對設(shè)備的電磁兼容指標(biāo)要求嚴(yán)格，上述要求對板卡的EMC設(shè)計提出了巨大的挑戰(zhàn)。圖1簡單展示了該板卡的硬件設(shè)計架構(gòu)。

圖1 板卡硬件架構(gòu)Fig.1 Hardware architecture of board

FPGA采用Xilinx公司的V5系列芯片，配合外圍電路組成。該芯片是Xilinx公司推出的高性能FPGA，邏輯資源豐富，同時支持高速SerDes接口。

處理器模塊與外圍的高速存儲陣列模塊之間采用DDR接口，DDR采用源同步接口，選通信號DQS使用雙沿來采樣數(shù)據(jù) DQ，目標(biāo)速率達(dá)到1 600 Mb/s，并行傳輸總線速率非常高。其中時鐘鎖相環(huán)的抖動、偏斜、PCB布線偏斜、同步開關(guān)噪聲、串?dāng)_和碼間干擾都會對芯片的時序產(chǎn)生影響，在PCB設(shè)計中必須重點考慮。

交換芯片與背板之間采用4路XAUI接口，每路XAUI傳輸速率達(dá)10 Gb/s。同層串?dāng)_、噪聲、損耗、抖動等問題都會對高速差分信號產(chǎn)生影響，最終表現(xiàn)在誤碼率和系統(tǒng)的EMI上。

2.2 具體PCB設(shè)計

通信設(shè)備中高速總線的SI和EMC直接影響到板卡的性能，在設(shè)計中，如何防止高速信號在傳輸線上的反射、串?dāng)_，降低電磁干擾，保證信號完整性是高速總線的設(shè)計重點，在本設(shè)計采取了如下的設(shè)計方法和步驟:

1)疊層設(shè)計:文中的高速PCB板卡均采用多層板設(shè)計(見圖2)，通過增加地平面數(shù)量來改善板卡的EMC。增加地平面的作用在于保證了每層信號都有特性阻抗較低的地平面作為參考平面，而且可以有效的避免信號層間信號線的串?dāng)_。在本設(shè)計中，高速XAUI、SerDes差分線和DDR信號選擇信號質(zhì)量最好的S1層和S2層走線。

圖2 高速路由板PCB設(shè)計Fig.2 PCB sheet of structure

2)布局布線設(shè)計:綜合系統(tǒng)信號流、不同種類功能進行布局，如:CPU等數(shù)字電路、鎖相環(huán)等模擬電路、接口電路、電源和時鐘;按照信號流向關(guān)系，盡可能保證XAUI、SerDes差分線和DDR高速并行總線走線最短，時鐘信號走線盡可能短，同時對參考時鐘和關(guān)鍵信號采用包地的方式進行處理，降低關(guān)鍵信號的電磁干擾和電磁輻射。對于傳速速率不高的低速信號線盡量避免信號線周圍有強輻射，同時進行單端50 Ω的阻抗匹配的處理。

在文中的設(shè)計中，單端信號采用線寬0.15 mm，外部間距大于0.2 mm的約束條件。差分信號采用如下的約束條件:布線長度不超過38.1 mm，線寬0.15 mm，內(nèi)部線間距0.15 mm，外部線間距大于0.5 mm，差分阻抗采用100 Ω匹配，精確匹配差分對走線，誤差控制在0.15 mm以內(nèi)。

3)高速差分線設(shè)計。差分信號接收端接收到的信號是差分信號線間的電壓差，在高速通信總線中，由于差分線的長度不同會引起兩根線間出現(xiàn)相位差，從而破壞差分信號的磁場抵消作用并產(chǎn)生EMI。在本設(shè)計中，XAUI、SerDes差分總線保證了差分線對長度誤差控制在0.05 mm以內(nèi)［3］。

以本系統(tǒng)的高速差分時鐘設(shè)計為例:本系統(tǒng)中的高速時鐘設(shè)計需要提供4路125 MHz時鐘分別提供給FPGA。2路156.25 MHz時鐘提供給FPGA作為XAUI接口參考時鐘和工作時鐘。本設(shè)計中選用專用的高精度晶振和IDT公司的專用時鐘合成芯片來產(chǎn)生精度非常高的差分時鐘。在高速差分鐘的PCB布線選用TOP層的微帶線，原因在于:雖然信號層S1、S2相比TOP層的電磁干擾更小，但是必須通過過孔換層，這樣會增加信號的傳輸延遲;同時保證差分信號之間的緊耦合，保證差分線對的線間距小于或等于線寬，這樣處理來有效的抵消磁場和電場的互耦合，并減少對外的電磁輻射。

4)采用源端和終端阻抗匹配:匹配電阻主要起到了吸收反射的作業(yè)，同時也能保證總線正常傳輸差分電壓。在本設(shè)計中，差分線端采用封裝為0402貼片電阻，并靠近接收引腳(控制在5 mm內(nèi))。同時，在電阻中間通過電容接地來濾除共模噪聲。

匹配公式選用Xilinx公司推薦的終端匹配電阻計算公式，公式如下所示:

式中，Zeff為差分線差分阻抗，Zdiff為差分線特性阻抗，約為單端傳輸線阻抗2倍。C0為傳輸線感抗特性;CL為終端負(fù)載的電容特性;N為總線上負(fù)載個數(shù);d為總線上相鄰槽位之間間距。

5)背板接插件選擇:高速信號常遇到由于線路阻抗不匹配而出現(xiàn)的信號反射，印制線阻抗在板卡生產(chǎn)過程可以嚴(yán)格控制，但是在背板接插件處因無法控制容易出現(xiàn)信號反射。本設(shè)計選用無源背板方式，采用ATCA架構(gòu)的高密度、高速度的差分接插件，保證了信號在背板連接器上反射盡可能小，同時高速信號的過孔選擇了微通孔也保證了過孔對信號影響最小。

綜上所述，作者在PCB設(shè)計過程中采用合理的疊層設(shè)計，根據(jù)信號流和分類進行了最優(yōu)化布局，既保證了信號的參考平面完整，又大幅度降低了印制板的電磁輻射;按照高速線布線規(guī)則重點對高速差分信號和時鐘進行了約束和設(shè)計，同時對高速信號進行了阻抗匹配，既保證了高速信號完整性，又最大程度避免了信號的反射。通過以上處理最大程度上做到了設(shè)備的電磁兼容設(shè)計最優(yōu)化。

2.3 電源完整性設(shè)計

電源信號的質(zhì)量很大程度上會直接影響到板卡上信號的質(zhì)量，尤其對于芯片模擬電源如果引入的噪聲較大會直接影響使用。

圖3展示了在理想電源(線①)條件下，信號對地漂移(線②)非常小;圖4展示了一旦電源層(線①)和地層(線②)上疊加了噪聲，信號紋波明顯增加。

圖3 理想電源和信號關(guān)系Fig.2 Relationship between ideal power and signal

圖4 實際電源和信號關(guān)系Fig.3 Relationship between practical power and signal

作者曾經(jīng)在其他項目的電源設(shè)計時遇到過如下的問題:①在進行芯片的模擬電源設(shè)計時未選用紋波較小的LDO芯片，而選用了DC－DC芯片，導(dǎo)致模擬電源紋波較大，導(dǎo)致芯片工作穩(wěn)定性較差;②對于電壓相同類型不同的電源未采用磁珠進行隔離，導(dǎo)致不同芯片之間電源出現(xiàn)相互干擾，噪聲增大，影響板卡工作的穩(wěn)定性。所以文中在充分總結(jié)電源部分設(shè)計經(jīng)驗的基礎(chǔ)上，在設(shè)計電源完整性設(shè)計時采用了以下的處理手段:

1)合理布局，模數(shù)分離。電源布局采用電流方向進行，同時輸入模擬電源和本板的數(shù)字電源、電源和地層之間盡可能進行隔離，電源和信號部分盡可能遠(yuǎn)離，最大程度降低外界輸入的電源的噪聲對信號的干擾。

2)對不同類型電源盡可能采用獨立的電源模塊供電。對于電壓相同，類型不同的電源，采用磁珠進行隔離，降低電源間串?dāng)_。對于電流較小的模擬電壓采用線性電源供電。

3)電源包地處理。由于電源層和地層之間磁場的不停變化，在電路板邊緣會向外輻射電磁波，稱之為邊沿效應(yīng)，采用電源層內(nèi)縮，地平面包裹的方式，保證了電源層輻射的磁場只在地層傳導(dǎo)。

4)多種濾波電容組合。為降低電源輸出端產(chǎn)生的紋波及電流沖擊對板卡的干擾，在電源的輸入、輸出端通過添加高頻電容、電解電容并配合電感組成濾波電路，過濾不同頻段噪聲。

這里在電源設(shè)計過程中首先在合理布局，模數(shù)分離的前提下，采取了獨立供電措施，最大程度降低了不同電源間的串?dāng)_;進行了電源包地處理，減小了電源的電磁輻射;最后配合RC、LC濾波電路組合，最大程度吸收了電源噪聲，降低了電源紋波。通過本設(shè)計保證了電源的電磁兼容設(shè)計最優(yōu)。

3 實驗與驗證

為了對板卡的信號完整性和EMI進行驗證，搭建測試平臺對板卡進行全面測試，測試系統(tǒng)框圖如圖5所示。

圖5 板卡SI和EMI測試平臺Fig.5 SI and EMI test platform

測試中使用了Agilent公司高帶寬、高采樣率示波器，型號 DSA91304A，帶寬13 GHz，采樣率可達(dá)40 GSa/s。選擇了3個關(guān)鍵信號作為測試點，通過測試點的眼圖、頻譜圖來對信號質(zhì)量作較為全面的分析和評估［4］。圖6、圖7和圖8分別表示測試點1、2和3的眼圖，從每個眼圖的張開度、信號的建立保持時間來看，信號漂移和抖動很小，穩(wěn)定可靠;同時測試了某塊因疊層設(shè)計錯誤而導(dǎo)致層間信號出現(xiàn)串?dāng)_的板卡的千兆鏈路信號，信號眼圖如圖9所示。從眼圖來看，信號抖動明顯，眼圖不規(guī)則，信號質(zhì)量較差，有較大的時序風(fēng)險，所以該板卡在實際使用過程中經(jīng)常出現(xiàn)丟包的情況。

圖6 測試點1眼圖Fig.6 Point 1 eye diagram

圖7 測試點2眼圖Fig.7 Point 2 eye diagram

圖8 測試點3眼圖Fig.8 Point 3 eye diagram

圖9 串?dāng)_信號眼圖Fig.9 Crosstalk signal

使用德國R＆S公司EMI測試系統(tǒng)，按照某標(biāo)準(zhǔn)對整機進行了電磁兼容測試，測試設(shè)備在不同頻率范圍下的電磁輻射強度。圖10給出了根據(jù)RE102－3標(biāo)準(zhǔn)，在垂直極化下，頻率范圍為 0.002～18 GHz的電場輻射發(fā)射圖，從圖上看設(shè)備在2 GHz頻點左右有較強輻射;圖11給出了根據(jù)RE102－3標(biāo)準(zhǔn)，在水平極化下，頻率范圍為0.03～18 GHz的電場輻射發(fā)射圖，從圖上來看設(shè)備在500 MHz左右電磁輻射信號較強。總體來看，整機的電磁輻射冗余較大的控制在標(biāo)準(zhǔn)之內(nèi)，較好的滿足指標(biāo)的要求。

圖10 垂直極化電磁輻射Fig.10 Horizontal polarization EMI diagram

圖11 水平極化電磁輻射Fig.11 Vertical polarization EMI diagram

4 結(jié)語

文中針對高速通信系統(tǒng)PCB的電磁兼容設(shè)計原則和方法，結(jié)合項目實際進行了詳細(xì)論述，先后提出了高速信號完整性、疊層、布局布線設(shè)計方法和實施原則;高速差分總線、時鐘設(shè)計的約束原則以及電源完整性的設(shè)計原則，最后通過實驗對本設(shè)計的信號完整和電磁兼容性能進行了充分的驗證，實驗結(jié)果表明，本系統(tǒng)在信號完整性和電磁兼容性方面都能夠滿足設(shè)計要求。

綜上所述，通信系統(tǒng)PCB設(shè)計工程師，應(yīng)該深刻理解EMC、傳輸線理論，仔細(xì)分析和總結(jié)引起各種信號畸變的原因，不斷的提高自身的設(shè)計水平，同時在設(shè)計中靈活應(yīng)用EMC的設(shè)計方法和原則，大幅提升設(shè)備的性能。

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