基于LVDS的存儲(chǔ)測(cè)試系統(tǒng)的設(shè)計(jì)

鄭譚 馬鐵華 王俊峰

【摘要】針對(duì)空間偵察、地面觀測(cè)及空間探測(cè)等遙感儀器產(chǎn)生的大量高速數(shù)據(jù)存儲(chǔ)、傳輸問題，采用LVDS接口芯片接收將采集器件采集到的數(shù)據(jù)并轉(zhuǎn)換為差分信號(hào)，然后將接收到的差分信號(hào)數(shù)據(jù)轉(zhuǎn)換為TTL信號(hào)。最后由FPGA控制將數(shù)據(jù)寫入FLASH存儲(chǔ)器中，最終通過輸出接口由計(jì)算機(jī)來讀取存入存儲(chǔ)器的數(shù)據(jù)。通過FPGA的功能編程和多級(jí)仿真以及系統(tǒng)的狀態(tài)機(jī)仿真，表明該設(shè)計(jì)方案可行，能對(duì)被測(cè)信號(hào)實(shí)時(shí)精確的完成采集、傳輸、存儲(chǔ)工作。

【關(guān)鍵詞】數(shù)據(jù)存儲(chǔ);接口芯片;FPGA;LVDS;差分信號(hào)

引言

隨著無線遙測(cè)技術(shù)的不斷發(fā)展應(yīng)用，遙測(cè)系統(tǒng)會(huì)采集到大量數(shù)據(jù)，這源源不斷的數(shù)據(jù)流需要高速大容量的存儲(chǔ)設(shè)備進(jìn)行存儲(chǔ)，另一方面數(shù)據(jù)要以低速返回地面進(jìn)行分析處理，這就需要一套穩(wěn)定可靠的數(shù)據(jù)存儲(chǔ)轉(zhuǎn)發(fā)系統(tǒng)[1]。

本文利用LVDS技術(shù)的特點(diǎn)而設(shè)計(jì)了基于LVDS的存儲(chǔ)測(cè)試系統(tǒng)，該系統(tǒng)能夠?qū)⒋罅康臄?shù)據(jù)流快速精確的轉(zhuǎn)換并存儲(chǔ)到存儲(chǔ)模塊中，最終通過輸出接口由計(jì)算機(jī)結(jié)合讀數(shù)軟件來讀取存入存儲(chǔ)模塊的數(shù)據(jù)。

1.系統(tǒng)總體結(jié)構(gòu)

本文要完成的是基于LVDS的儲(chǔ)存測(cè)試系統(tǒng)的設(shè)計(jì)，整個(gè)系統(tǒng)首先由LVDS接口芯片將采集部件采集到的數(shù)據(jù)接收并轉(zhuǎn)換為差分信號(hào)數(shù)據(jù)，再將差分信號(hào)轉(zhuǎn)換為常用的TTL信號(hào)。送入FPGA進(jìn)行緩存，然后由FPGA控制將數(shù)據(jù)寫入FLASH存儲(chǔ)器中，最終計(jì)算機(jī)通過輸出接口來讀取存入存儲(chǔ)器的數(shù)據(jù)?？傮w結(jié)構(gòu)如圖1所示：

圖1 系統(tǒng)總體結(jié)構(gòu)圖

2.硬件電路設(shè)計(jì)

該系統(tǒng)硬件方面主要由LVDS接口，F(xiàn)PGA、FPGA、FLASH、JTAG、時(shí)鐘、電源模塊組成。詳見圖2：

圖2 系統(tǒng)的硬件結(jié)構(gòu)圖

2.1 LVDS芯片選擇

本系統(tǒng)中所用LVDS芯片為DS92LV090A，它是專為高速、低功耗背板或者電纜接口而設(shè)計(jì)的。該器件由3.3V的單電源提供工作電壓，有9個(gè)驅(qū)動(dòng)器和9個(gè)接收器。為了盡量減少總線負(fù)載，驅(qū)動(dòng)器輸出和接收器輸入都在內(nèi)部連接。驅(qū)動(dòng)器將3V的TTL電平（單端）轉(zhuǎn)換為差分總線LVDS（BLVDS）的輸出電平。它支持高速的操作環(huán)境，和最小的電磁干擾。此外，差分信號(hào)提供±1V的共模噪聲抑制[3]。

2.2 FPGA配置接口設(shè)計(jì)

FPGA是基于RAM的結(jié)構(gòu)，不能夠直接運(yùn)行固化在芯片內(nèi)的代碼，需要進(jìn)行配置。FPGA 器件的配置下載方式共有三種：主動(dòng)配置方式（AS）、被動(dòng)配置方式（PS）和基于JTAG的配置方式。本設(shè)計(jì)中使用JTAG方式。JTAG方式使用Altera下載電纜完成。主要使用4根信號(hào)線：TMS、TCK、TDI、TDO，分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。

2.3 存儲(chǔ)電路設(shè)計(jì)

本設(shè)計(jì)中所采用的NAND FLASH芯片K9F1G08。該芯片128M的NAND型Flash。它內(nèi)部存儲(chǔ)陣列可分為1024塊， 每一塊分為64頁，1頁包含2112字節(jié)，K9F1G08UOM的特別之處在于其命令、地址、數(shù)據(jù)信息通過8條I/O線時(shí)分復(fù)用， 這樣128M空間的28位地址可以分四次寫入地址寄存器， 這種結(jié)構(gòu)既減少了管腳數(shù)， 又降低了系統(tǒng)接口連接的復(fù)雜性[4]。

3.系統(tǒng)軟件設(shè)計(jì)

3.1 LVDS接口模塊

LVDS控制模塊主要實(shí)現(xiàn)的是控制DS92LV090A芯片將8路的差分?jǐn)?shù)據(jù)信號(hào)轉(zhuǎn)換為TTL信號(hào)，一位的同步時(shí)鐘信號(hào)也轉(zhuǎn)換為TTL信號(hào)，這里的同步時(shí)鐘信號(hào)作為FIFO的寫時(shí)鐘。8路數(shù)據(jù)進(jìn)入FIFO 緩存后，將數(shù)據(jù)寫入FLASH存儲(chǔ)器。

3.2 數(shù)據(jù)緩存模塊

FLASH控制器的讀寫速度會(huì)產(chǎn)生不可避免地波動(dòng)，對(duì)輸入的數(shù)據(jù)流不能做到嚴(yán)格同步，這就需要對(duì)輸入數(shù)據(jù)進(jìn)行緩存。利用FPGA內(nèi)部的資源在FLASH控制模塊前后添加FIFO緩沖能夠?qū)?shù)據(jù)流的速度有效進(jìn)行控制。具體控制框圖如圖3所示：同步FIFO數(shù)據(jù)仿真波形如圖4所示：

圖3 FIFO數(shù)據(jù)控制框圖

圖4 同步FIFO數(shù)據(jù)仿真波形

3.3 FLASH控制模塊

FLASH控制模塊主要實(shí)現(xiàn)FIFO的數(shù)據(jù)讀取、FLASH的數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)讀取、FLASH的擦除、消抖[5]。詳見圖5FLASH控制框圖、圖6 FLASH控制的仿真波形：

圖5 FLASH控制框圖

4.結(jié)束語

本文通過研究設(shè)計(jì)LVDS的存儲(chǔ)測(cè)試系統(tǒng)，恰當(dāng)選擇了適合要求的LVDS芯片;設(shè)計(jì)了簡單可靠的硬件系統(tǒng)集成方案，組成了以FPGA為核心，集合FLASH存儲(chǔ)器、LVDS芯片等模塊的集成試驗(yàn)樣機(jī)，并用VHDL硬件描述語言編程設(shè)計(jì)了新的并行架構(gòu)，進(jìn)行了FPGA的功能編程和多級(jí)仿真以及系統(tǒng)的狀態(tài)機(jī)仿真;經(jīng)過實(shí)驗(yàn)證明，所研究方案可行能夠達(dá)到預(yù)期要求。

參考文獻(xiàn)

[1]王勝，王新宇.LVDS技術(shù)及其在高速系統(tǒng)中的應(yīng)用[J].遙測(cè)遙控，2005，62（4）：41-46.

[2]孟漢城.測(cè)試與測(cè)試技術(shù)的發(fā)展[J].航天測(cè)控，2004，5（13）：5-6.

[3]M.David Stone.大容量存儲(chǔ)器發(fā)展預(yù)測(cè)[J].電子計(jì)算機(jī)與外部設(shè)備.1997，21（6）.

[4]雷磊.NAND型FLASH海量存儲(chǔ)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D].北京理工大學(xué)碩士學(xué)文，2008.

[5]許輝.基于FLASN的大容量記錄器研究[D].中北大學(xué)碩士學(xué)位論文，2007.

作者簡介：鄭譚（1989—），山西太原人，碩士研究生，現(xiàn)就讀于中北大學(xué)計(jì)算機(jī)與控制工程學(xué)院，研究方向：惡劣環(huán)境下的動(dòng)態(tài)測(cè)試。