基于CPLD/FPGA的數(shù)字電路設(shè)計(jì)方法變革必要性研究

雙凱+蔡洪明

摘 要： 大規(guī)?？删幊踢壿嬈骷膽?yīng)用已經(jīng)為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。標(biāo)準(zhǔn)化邏輯設(shè)計(jì)語言的引入，極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念。作為大學(xué)的技術(shù)基礎(chǔ)教學(xué)環(huán)節(jié)，應(yīng)做出相應(yīng)的調(diào)整。分別通過組合邏輯和時(shí)序邏輯設(shè)計(jì)實(shí)例比較了傳統(tǒng)設(shè)計(jì)方法存在的問題和現(xiàn)代邏輯設(shè)計(jì)方法的優(yōu)勢(shì)。通過對(duì)比可以看到，現(xiàn)代邏輯設(shè)計(jì)技術(shù)取代傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法而成為數(shù)字電路設(shè)計(jì)的主流，是電子技術(shù)發(fā)展的必然趨勢(shì)。

關(guān)鍵詞： 數(shù)字電路設(shè)計(jì)； 現(xiàn)代數(shù)字邏輯設(shè)計(jì)方法； 數(shù)字電路教學(xué)改革； 轉(zhuǎn)換真值表

中圖分類號(hào)： TN710?34； TP302.1 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）07?0139?04

Research on the necessity of change in digital circuit design method

based on CPLD/FPGA

SHUANG Kai， CAI Hong?ming

（College of Geophysics and Information Engineering， China University of Petroleum （Beijing）， Beijing 102249， China）

Abstract： Application of large?scale programmable logic device has brought great flexibility to digital system design. The introduction of standard logic design language has greatly changed the design method， design process and design concepts of traditional digital system. As a technical foundation teaching link in the university， it should be adjusted accordingly. The problems of the traditional design approach and advantages of modern logic design methods are compared through the combinational logic and sequential logic design examples. By contrast， the modern logic design techniques has replaced the traditional method of digital system design and become the mainstream of the digital circuit design， which is the inevitable trend of development of electronic technology.

Keyword： digital circuit design； modern digital logic design method； digital circuit teaching reform； conversion truth table

0 引 言

20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較為先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過類似軟件編程的方式對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使硬件設(shè)計(jì)像軟件設(shè)計(jì)那樣方便快捷。這就極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了數(shù)字邏輯電路設(shè)計(jì)技術(shù)的迅速發(fā)展。本文通過幾個(gè)設(shè)計(jì)實(shí)例的對(duì)比闡述一個(gè)道理，隨著數(shù)字電路中先進(jìn)設(shè)計(jì)方法的引入，高等學(xué)校中數(shù)字電子技術(shù)的教學(xué)內(nèi)容必須隨之得到改善，使之與技術(shù)進(jìn)步相互適應(yīng)[1?3]。

數(shù)字電路根據(jù)邏輯功能的特點(diǎn)，分成兩類，一類叫組合邏輯電路（簡(jiǎn)稱組合電路），另一類是時(shí)序邏輯電路（簡(jiǎn)稱時(shí)序電路）。組合邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出僅取決于該時(shí)刻的輸入，與電路初態(tài)無關(guān)。而時(shí)序邏輯電路任意時(shí)刻的輸出不僅取決于當(dāng)時(shí)的輸入信號(hào)，還取決于電路原來的狀態(tài)。本文從這兩方面就傳統(tǒng)手工設(shè)計(jì)存在的問題進(jìn)行討論。

1 組合邏輯設(shè)計(jì)中傳統(tǒng)設(shè)計(jì)方法與可編程邏輯

設(shè)計(jì)方法的對(duì)比

列真值表，邏輯關(guān)系式，邏輯化簡(jiǎn)是組合邏輯設(shè)計(jì)的幾個(gè)重要步驟。但這一經(jīng)典的組合邏輯設(shè)計(jì)步驟并不總是必須的。實(shí)現(xiàn)特定邏輯功能的邏輯電路也是多種多樣的。為了使邏輯電路的設(shè)計(jì)更簡(jiǎn)潔，通過各種方法對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)是必要的。組合電路設(shè)計(jì)就是用最簡(jiǎn)單的邏輯電路實(shí)現(xiàn)給定邏輯表達(dá)式。在滿足邏輯功能和技術(shù)要求基礎(chǔ)上，力求電路簡(jiǎn)單、可靠。實(shí)現(xiàn)組合邏輯函數(shù)可采用基本門電路，也可采用中、大規(guī)模集成電路。

例1：三個(gè)人表決一件事情，結(jié)果按“少數(shù)服從多數(shù)”的原則決定這一邏輯問題[4?5]。在“三人表決”問題中，將三個(gè)人的意見分別設(shè)置為邏輯變量A、B、C，只能有同意或不同意兩種意見。將表決結(jié)果設(shè)置為邏輯函數(shù)F，結(jié)果也只有“通過”與“不通過”兩種情況。

傳統(tǒng)的邏輯設(shè)計(jì)需要由下面的4個(gè)步驟完成：

（1） 列真值表

對(duì)于邏輯變量A、B、C，設(shè)同意為邏輯1，不同意為邏輯0。對(duì)于邏輯函數(shù)F，設(shè)表決通過為邏輯1，不通過為邏輯0。

根據(jù)“少數(shù)服從多數(shù)”的原則，將輸入變量不同取值組合與函數(shù)值間的對(duì)應(yīng)關(guān)系列成表，得到函數(shù)的真值表如表1所示。

表1 例1的真值表（共有23=8行）

[A＼&B＼&C＼&F＼&0＼&0＼&0＼&0＼&0＼&0＼&1＼&0＼&0＼&1＼&0＼&0＼&0＼&1＼&1＼&1＼&1＼&0＼&0＼&0＼&1＼&0＼&1＼&1＼&1＼&1＼&0＼&1＼&1＼&1＼&1＼&1＼&]

（2） 列邏輯函數(shù)表達(dá)式

三人表決器的邏輯表達(dá)式為：

[F=ABC+ABC+ABC+ABC] （1）

設(shè)N為上式中的邏輯項(xiàng)數(shù)，這時(shí)，共有邏輯項(xiàng)[N=C23+C33=4]項(xiàng)。

（3） 邏輯化簡(jiǎn)

三人表決器的邏輯表達(dá)式可化簡(jiǎn)為：

[F=BC+AC+AB]

（4） 畫出邏輯電路圖如圖1所示。

盡管上面的分析看上去沒有錯(cuò)誤，但上例中的“三人表決器”設(shè)計(jì)給學(xué)生一個(gè)誤導(dǎo)，好像按照上述的設(shè)計(jì)步驟就可以進(jìn)行組合邏輯設(shè)計(jì)了?？梢酝茖?dǎo)，若表決人數(shù)用[p]來表示，邏輯表達(dá)式的項(xiàng)數(shù)為[Np=k=p2+1pCkp，]其中[Ckp]為邏輯項(xiàng)的組合數(shù)。以[p=7]為例，這時(shí)表1中的表項(xiàng)為27=128項(xiàng)，式（1）中的邏輯項(xiàng)數(shù)N變?yōu)閇N7=C47+C57+C67+C77=64]。

圖1 例1的邏輯圖

顯然，隨著表決者數(shù)量的增加，邏輯項(xiàng)數(shù)急劇增加，真值表不易繪制，邏輯公式無法手工書寫，邏輯化簡(jiǎn)也非常困難。

多數(shù)表決器的邏輯公式由于過多的項(xiàng)數(shù)不易采用公式法化簡(jiǎn)。如果采用卡諾圖化簡(jiǎn)法也會(huì)因輸入變量過多而導(dǎo)致傳統(tǒng)化簡(jiǎn)方法失效。

標(biāo)準(zhǔn)邏輯設(shè)計(jì)語言的出現(xiàn)給大規(guī)模邏輯設(shè)計(jì)帶來了新的希望。硬件描述語言（HDL）的采用可以使設(shè)計(jì)者的精力集中于所設(shè)計(jì)的邏輯本身，不必過多的考慮如何實(shí)現(xiàn)這個(gè)邏輯以及需要用哪些定型的邏輯模塊。這在以往中小規(guī)模集成電路邏輯設(shè)計(jì)與大規(guī)?？删幊踢壿嬙O(shè)計(jì)方法上產(chǎn)生了本質(zhì)的差別。Verilog是一種以文本形式來描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。在此，用Verilog設(shè)計(jì)一個(gè)“七人表決”邏輯，以考察采用現(xiàn)代邏輯設(shè)計(jì)方法較傳統(tǒng)設(shè)計(jì)方法的優(yōu)勢(shì)。

在表決器的設(shè)計(jì)中，關(guān)鍵是對(duì)輸入變量中為1的表決結(jié)果進(jìn)行計(jì)數(shù)，如果把全部的邏輯狀態(tài)列表分析，勢(shì)必存在冗余的設(shè)計(jì)資源。根據(jù)多數(shù)表決的性質(zhì)，考慮采用加法邏輯來統(tǒng)計(jì)表決結(jié)果，之后再判決加法器輸出中1的個(gè)數(shù)即可實(shí)現(xiàn)該邏輯。Verilog設(shè)計(jì)如圖2所示。

圖2 七人表決的Verilog邏輯

在“七人表決”邏輯中，不再專注于每個(gè)邏輯變量狀態(tài)的變化，只抓住關(guān)鍵問題多數(shù)表決有效，并用條件操作符“？”設(shè)計(jì)出所需的Verilog行為邏輯，剩下的實(shí)現(xiàn)問題交由計(jì)算機(jī)綜合（synthesis）?？梢钥吹?，采用標(biāo)準(zhǔn)化的硬件描述語言，能有效地避開以往組合邏輯設(shè)計(jì)中逐一考察每個(gè)輸入邏輯狀態(tài)所帶來的邏輯狀態(tài)分析的爆炸，從而可以用較短的設(shè)計(jì)時(shí)間得到正確的邏輯輸出。眾所周知，加法器、比較器都是傳統(tǒng)的組合邏輯教學(xué)內(nèi)容，但以往的教學(xué)中由于采用手工分析方法，很難把這些不同的邏輯設(shè)計(jì)內(nèi)容綜合考慮進(jìn)來。筆者認(rèn)為，現(xiàn)代邏輯設(shè)計(jì)方法的引入將逐漸轉(zhuǎn)化人們對(duì)傳統(tǒng)邏輯設(shè)計(jì)中的關(guān)注點(diǎn)，勢(shì)必引起邏輯設(shè)計(jì)教學(xué)方法的更新。有必要加大邏輯功能綜合設(shè)計(jì)的內(nèi)容，減少元器件級(jí)邏輯單元選型在教學(xué)中的比例。

2 時(shí)序邏輯設(shè)計(jì)中傳統(tǒng)設(shè)計(jì)方法與現(xiàn)代可編程

邏輯設(shè)計(jì)方法的對(duì)比

數(shù)字電路的另一類設(shè)計(jì)內(nèi)容是時(shí)序邏輯設(shè)計(jì)。時(shí)序邏輯設(shè)計(jì)分為同步與異步時(shí)序邏輯設(shè)計(jì)。一般地，同步時(shí)序邏輯設(shè)計(jì)的難度要高于異步時(shí)序邏輯。因此，也在時(shí)序邏輯電路設(shè)計(jì)上占有較多的學(xué)時(shí)。如果在教學(xué)改革中僅把可編程邏輯設(shè)計(jì)作為傳統(tǒng)時(shí)序邏輯設(shè)計(jì)內(nèi)容的補(bǔ)充，不但不能使學(xué)生體會(huì)到先進(jìn)的計(jì)算機(jī)輔助邏輯設(shè)計(jì)所帶來的便捷，還可能使學(xué)生按照傳統(tǒng)的手工時(shí)序邏輯設(shè)計(jì)步驟去理解可編程時(shí)序邏輯，導(dǎo)致時(shí)序邏輯設(shè)計(jì)的復(fù)雜化，增加邏輯驗(yàn)證的成本。因此，有必要探討傳統(tǒng)設(shè)計(jì)方法與現(xiàn)代邏輯設(shè)計(jì)方法之間的差別。下面根據(jù)一個(gè)典型的時(shí)序邏輯設(shè)計(jì)來說明。

例2：試設(shè)計(jì)一個(gè)序列編碼檢測(cè)器[6?7]，當(dāng)檢測(cè)到輸入信號(hào)出現(xiàn)110序列時(shí)，電路輸出1，否則輸出0。

這個(gè)序列編碼檢測(cè)器如果按照傳統(tǒng)的時(shí)序設(shè)計(jì)步驟，將會(huì)異常繁瑣：

（1） 由給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表

從給定的邏輯功能可知，電路有一個(gè)輸入信號(hào)A和一個(gè)輸出信號(hào)Y，電路功能是對(duì)輸入信號(hào)A的編碼序列進(jìn)行檢測(cè)，一旦檢測(cè)到信號(hào)A出現(xiàn)連續(xù)編碼為110的序列時(shí)，輸出為1，檢測(cè)到其他編碼序列時(shí)，輸出為0。

設(shè)電路的初始狀態(tài)為a，如圖3中箭頭所指。在此狀態(tài)下，電路輸出[Y=0，]這時(shí)可能的輸入有[A=0]和[A=1]兩種情況。當(dāng)CP脈沖相應(yīng)邊沿到來時(shí)，若[A=0，]則是收到0，應(yīng)保持在狀態(tài)a不變；若[A=1，]則轉(zhuǎn)向狀態(tài)[b，]表示電路收到一個(gè)1。當(dāng)在狀態(tài)[b]時(shí)，若輸入[A=0，]則表明連續(xù)輸入編碼為10，不是110，則應(yīng)回到初始狀態(tài)[a，]重新開始檢測(cè)；若[A=1，]則進(jìn)入狀態(tài)[c，]表示已連續(xù)收到兩個(gè)1。在狀態(tài)[c]時(shí)，若A=0，表明已收到序列編碼110，則輸出[Y=1，]并進(jìn)入狀態(tài)d；若[A=1，]則收到的編碼為111，應(yīng)保持在狀態(tài)[c]不變，看下一個(gè)編碼輸入是否為[A=0；]由于尚未收到最后的0，故輸出仍為0。在狀態(tài)[d，]若輸入[A=0，]則應(yīng)回到狀態(tài)[a，]重新開始檢測(cè)；若[A=1，]電路應(yīng)轉(zhuǎn)向狀態(tài)[b，]表示在收到110之后又重新收到一個(gè)1，已進(jìn)入下一輪檢測(cè)；在[d]狀態(tài)下，無論[A]為何值，輸出[Y]均為0。根據(jù)上述分析，可以得出如圖3所示的原始狀態(tài)圖和表2所示的原始狀態(tài)表。

圖3 例2的原始狀態(tài)圖

表2 例2的原始狀態(tài)表

[現(xiàn)態(tài)

[（Sn）]＼&次態(tài)/輸出[Sn+1Y]＼&現(xiàn)態(tài)

[（Sn）]＼&次態(tài)/輸出[Sn+1Y]＼&[A=0]＼&[A=1]＼&[A=0]＼&[A=1]＼&[a]

[b]＼&[a/0]

[a/0]＼&[b/0]

[c/0]＼&[c]

[d]＼&[d1]

[a/0]＼&[c/0]

[b/0]＼&]

（2） 狀態(tài)化簡(jiǎn)

觀察表2現(xiàn)態(tài)欄中[a]和[d]兩行可以看出，當(dāng)[A=0]和[A=1]時(shí)，分別具有相同的次態(tài)[a、][b]及相同的輸出0，因此，[a]和[d]是等價(jià)狀態(tài)，可以合并。最后得到化簡(jiǎn)后的狀態(tài)表，見表3。

表3 例2經(jīng)化簡(jiǎn)的狀態(tài)表

[現(xiàn)態(tài)

[（Sn）]＼&次態(tài)/輸出[Sn+1Y]＼&現(xiàn)態(tài)

[（Sn）]＼&次態(tài)/輸出[Sn+1Y]＼&[A=0]＼&[A=1]＼&[A=0]＼&[A=1]＼&[a]

[b]＼&[a/0]

[a/0]＼&[b/0]

[c/0]＼&[c]

＼&[a1]

＼&[c/0]

＼&]

（3） 狀態(tài)分配

化簡(jiǎn)后的狀態(tài)有三個(gè)，可以用2位二進(jìn)制代碼組合（00，01，10，11）中的任意三個(gè)代碼表示，用兩個(gè)觸發(fā)器組成電路。觀察表3，當(dāng)輸入信號(hào)A=1時(shí)，有a→b→c的變化順序，當(dāng)A=0時(shí)，又存在c→a的變化。綜合兩方面考慮，這里采取00→01→11→00的變化順序，會(huì)使其中的組合電路相對(duì)簡(jiǎn)單。于是，令a=00，b=01，c=11，得到狀態(tài)分配后的狀態(tài)圖，如圖4所示。

圖4 例2狀態(tài)分配后的狀態(tài)圖

（4） 選擇觸發(fā)器類型

這里選用邏輯功能較強(qiáng)的JK觸發(fā)器可以得到較簡(jiǎn)化的組合電路。

（5） 確定激勵(lì)方程組和輸出方程組

用JK觸發(fā)器設(shè)計(jì)時(shí)序電路時(shí)，電路的激勵(lì)方程需要間接導(dǎo)出。表4所示的JK觸發(fā)器特性表提供了在不同現(xiàn)態(tài)和輸入條件下所對(duì)應(yīng)的次態(tài)。而在時(shí)序電路設(shè)計(jì)時(shí)，狀態(tài)表已列出現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換關(guān)系，希望推導(dǎo)出觸發(fā)器的激勵(lì)條件。所以需將特性表做適當(dāng)變換，以給定的狀態(tài)轉(zhuǎn)換為條件，列出所需求的輸入信號(hào)，稱為激勵(lì)表。根據(jù)表4建立的JK觸發(fā)器激勵(lì)表如表5所示。表中的[x]表示其邏輯值與該行的狀態(tài)轉(zhuǎn)換無關(guān)。

表4 JK觸發(fā)器特性表

[[Qn]＼&[J]＼&[K]＼&[Qn+1]＼&[Qn]＼&[J]＼&[K]＼&[Qn+1]＼&0＼&0＼&0＼&0＼&1＼&0＼&0＼&1＼&0＼&0＼&1＼&0＼&1＼&0＼&1＼&0＼&0＼&1＼&0＼&1＼&1＼&1＼&0＼&1＼&0＼&1＼&1＼&1＼&1＼&1＼&1＼&0＼&]

表5 JK觸發(fā)器的激勵(lì)表

[[Qn]＼&[Qn+1]＼&[J]＼&[K]＼&[Qn]＼&[Qn+1]＼&[J]＼&[K]＼&0＼&0＼&0＼&[x]＼&1＼&0＼&[x]＼&1＼&0＼&1＼&1＼&[x]＼&1＼&1＼&[x]＼&0＼&]

根據(jù)圖4和表5可以列出狀態(tài)轉(zhuǎn)換真值表及兩個(gè)觸發(fā)器所要求的激勵(lì)信號(hào)，見表6。

表6 例2的狀態(tài)轉(zhuǎn)換真值表及激勵(lì)信號(hào)

[[Qn1]＼&[Qn0]＼&[A]＼&[Qn+11]＼&[Qn+10]＼&[Y]＼& 激勵(lì)信號(hào)＼&[J1]＼&[K1]＼&[J0]＼&[K0]＼&0＼&0＼&0＼&0＼&0＼&0＼&0＼&[x]＼&0＼&[x]＼&0＼&0＼&1＼&0＼&1＼&0＼&0＼&[x]＼&1＼&[x]＼&0＼&1＼&0＼&0＼&0＼&0＼&0＼&[x]＼&[x]＼&1＼&0＼&1＼&1＼&1＼&1＼&0＼&1＼&[x]＼&[x]＼&0＼&1＼&1＼&0＼&0＼&0＼&1＼&[x]＼&1＼&[x]＼&1＼&1＼&1＼&1＼&1＼&1＼&0＼&[x]＼&0＼&[x]＼&0＼&]

據(jù)此，分別畫出兩個(gè)觸發(fā)器的輸入J、K和電路輸出Y的卡諾圖，如圖5所示。圖中，不使用的狀態(tài)均以無關(guān)項(xiàng)x填入。

圖5 激勵(lì)信號(hào)及輸出信號(hào)的卡諾圖

化簡(jiǎn)后得到激勵(lì)方程組和輸出方程。

[J1=Q0AK1=AJ0=AK0=AY=Q1A]

（6） 畫出邏輯圖，并檢查自啟動(dòng)能力

根據(jù)激勵(lì)方程組和輸出方程畫出邏輯圖，如圖6所示。

圖6 例2的邏輯圖

如果發(fā)現(xiàn)所設(shè)計(jì)的電路不能自啟動(dòng)，還應(yīng)修改設(shè)計(jì)，直到能自啟動(dòng)為止。

由上面所列舉的設(shè)計(jì)方法可以想見，繼續(xù)增加檢測(cè)位數(shù)會(huì)使邏輯設(shè)計(jì)更加復(fù)雜。

從上例可以看到，傳統(tǒng)的時(shí)序邏輯設(shè)計(jì)方法盡管可以用來實(shí)現(xiàn)時(shí)序邏輯的設(shè)計(jì)，但設(shè)計(jì)步驟不僅復(fù)雜且需要設(shè)計(jì)者大費(fèi)周折?？梢灶A(yù)見，使用傳統(tǒng)的時(shí)序邏輯設(shè)計(jì)方法設(shè)計(jì)復(fù)雜時(shí)序電路的難度很大。那么，采用什么方法才能使教學(xué)與現(xiàn)代邏輯設(shè)計(jì)技術(shù)接軌呢？

時(shí)序電路也被稱為有限狀態(tài)機(jī)（FSM）[6，8]，因?yàn)樗鼈兊墓δ苄袨榭梢杂糜邢薜臓顟B(tài)個(gè)數(shù)來表示。在與可編程邏輯設(shè)計(jì)的對(duì)比分析中，這里采用FSM設(shè)計(jì)這個(gè)序列檢測(cè)器。

根據(jù)圖3的狀態(tài)轉(zhuǎn)換圖（采用圖4中化簡(jiǎn)的狀態(tài)轉(zhuǎn)換圖亦可），給邏輯狀態(tài)[a，b，c，d]分別分配以Gray編碼（00，01，11，10）。之所以采用Gray編碼方法，是可以省掉序列檢測(cè)中的計(jì)數(shù)檢測(cè)。序列檢測(cè)器的FSM邏輯如圖7所示。經(jīng)仿真驗(yàn)證，符合設(shè)計(jì)要求。

圖7 例2的FSM實(shí)現(xiàn)

從上面的對(duì)比可以看出，傳統(tǒng)時(shí)序邏輯設(shè)計(jì)以人工邏輯分析為基礎(chǔ)，現(xiàn)有邏輯器件為基礎(chǔ)構(gòu)件，歷經(jīng)基本邏輯方程轉(zhuǎn)換及最后的狀態(tài)驗(yàn)證等多個(gè)環(huán)節(jié)，設(shè)計(jì)周期長(zhǎng)，僅適合設(shè)計(jì)小規(guī)模、時(shí)序簡(jiǎn)單的邏輯單元[9]；現(xiàn)代標(biāo)準(zhǔn)邏輯設(shè)計(jì)語言的設(shè)計(jì)方法以邏輯狀態(tài)轉(zhuǎn)換本身為要點(diǎn)，從邏輯門與觸發(fā)器級(jí)邏輯設(shè)計(jì)上升的行為邏輯設(shè)計(jì)，更易于用來設(shè)計(jì)復(fù)雜的現(xiàn)代大規(guī)模時(shí)序邏輯。

3 結(jié) 論

現(xiàn)代邏輯設(shè)計(jì)方法的引入將逐漸轉(zhuǎn)化人們對(duì)傳統(tǒng)邏輯設(shè)計(jì)的關(guān)注點(diǎn)，大學(xué)基礎(chǔ)教學(xué)中邏輯電路的設(shè)計(jì)方法也應(yīng)隨著這一技術(shù)的引入更新它的內(nèi)容，改變傳統(tǒng)邏輯設(shè)計(jì)占主導(dǎo)地位的現(xiàn)狀?？梢灶A(yù)見，大規(guī)?？删幊踢壿嬈骷囊雽?huì)從根本上改變數(shù)字電子技術(shù)的教學(xué)模式?，F(xiàn)代邏輯設(shè)計(jì)概念的引入，減少手工邏輯設(shè)計(jì)方法的比重、增加現(xiàn)代數(shù)字電路設(shè)計(jì)方法，注重基本概念的靈活運(yùn)用都是數(shù)字電路教學(xué)改革的選題。廣泛開展現(xiàn)代邏輯設(shè)計(jì)方法的研究，勢(shì)必帶來邏輯設(shè)計(jì)方法教學(xué)的變革。對(duì)于高等學(xué)校的教師來說，做好改革的思想準(zhǔn)備已經(jīng)是刻不容緩的了。

參考文獻(xiàn)

[1] 鮑家元，毛文林.數(shù)字邏輯[M].北京：高等教育出版社，2002.

[2] 呂樂，楊愛琴.談《數(shù)字電路與邏輯設(shè)計(jì)》課程教學(xué)改革[J].中國(guó)成人教育，2008（3）：125?127.

[3] 李小珉，葉曉慧.深化《數(shù)字電路與邏輯設(shè)計(jì)》課程改革[J].長(zhǎng)江大學(xué)學(xué)報(bào)：自科版，2004，1（4）：124?125.

[4] 侯建軍，路而紅，熊華剛，等.數(shù)字電子技術(shù)基礎(chǔ)[M].2版.北京：高等教育出版社，2007.

[5] 易亞軍.《數(shù)字電子技術(shù)》教學(xué)研究[J].教育研究，2008（6）：121?122.

[6] 康華光，鄒壽彬，秦臻.電子技術(shù)基礎(chǔ)：數(shù)字部分[M].5版.北京：高等教育出版社，2006.

[7] 鄧水先.《數(shù)字邏輯電路》課程的教改探索[J].職業(yè)教育研究，2008（8）：68?69.

[8] 鄧元慶，賈鵝.數(shù)字電路與系統(tǒng)設(shè)計(jì)[M].西安：西安電子科技大學(xué)出版社，2003.

[9] BROWN Stephen， VRANESIC Zvonko.數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計(jì)[M].夏宇聞，譯.2版.北京：機(jī)械工業(yè)出版社，2008.

根據(jù)圖3的狀態(tài)轉(zhuǎn)換圖（采用圖4中化簡(jiǎn)的狀態(tài)轉(zhuǎn)換圖亦可），給邏輯狀態(tài)[a，b，c，d]分別分配以Gray編碼（00，01，11，10）。之所以采用Gray編碼方法，是可以省掉序列檢測(cè)中的計(jì)數(shù)檢測(cè)。序列檢測(cè)器的FSM邏輯如圖7所示。經(jīng)仿真驗(yàn)證，符合設(shè)計(jì)要求。

圖7 例2的FSM實(shí)現(xiàn)

從上面的對(duì)比可以看出，傳統(tǒng)時(shí)序邏輯設(shè)計(jì)以人工邏輯分析為基礎(chǔ)，現(xiàn)有邏輯器件為基礎(chǔ)構(gòu)件，歷經(jīng)基本邏輯方程轉(zhuǎn)換及最后的狀態(tài)驗(yàn)證等多個(gè)環(huán)節(jié)，設(shè)計(jì)周期長(zhǎng)，僅適合設(shè)計(jì)小規(guī)模、時(shí)序簡(jiǎn)單的邏輯單元[9]；現(xiàn)代標(biāo)準(zhǔn)邏輯設(shè)計(jì)語言的設(shè)計(jì)方法以邏輯狀態(tài)轉(zhuǎn)換本身為要點(diǎn)，從邏輯門與觸發(fā)器級(jí)邏輯設(shè)計(jì)上升的行為邏輯設(shè)計(jì)，更易于用來設(shè)計(jì)復(fù)雜的現(xiàn)代大規(guī)模時(shí)序邏輯。

3 結(jié) 論

現(xiàn)代邏輯設(shè)計(jì)方法的引入將逐漸轉(zhuǎn)化人們對(duì)傳統(tǒng)邏輯設(shè)計(jì)的關(guān)注點(diǎn)，大學(xué)基礎(chǔ)教學(xué)中邏輯電路的設(shè)計(jì)方法也應(yīng)隨著這一技術(shù)的引入更新它的內(nèi)容，改變傳統(tǒng)邏輯設(shè)計(jì)占主導(dǎo)地位的現(xiàn)狀?？梢灶A(yù)見，大規(guī)模可編程邏輯器件的引入將會(huì)從根本上改變數(shù)字電子技術(shù)的教學(xué)模式?，F(xiàn)代邏輯設(shè)計(jì)概念的引入，減少手工邏輯設(shè)計(jì)方法的比重、增加現(xiàn)代數(shù)字電路設(shè)計(jì)方法，注重基本概念的靈活運(yùn)用都是數(shù)字電路教學(xué)改革的選題。廣泛開展現(xiàn)代邏輯設(shè)計(jì)方法的研究，勢(shì)必帶來邏輯設(shè)計(jì)方法教學(xué)的變革。對(duì)于高等學(xué)校的教師來說，做好改革的思想準(zhǔn)備已經(jīng)是刻不容緩的了。

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[4] 侯建軍，路而紅，熊華剛，等.數(shù)字電子技術(shù)基礎(chǔ)[M].2版.北京：高等教育出版社，2007.

[5] 易亞軍.《數(shù)字電子技術(shù)》教學(xué)研究[J].教育研究，2008（6）：121?122.

[6] 康華光，鄒壽彬，秦臻.電子技術(shù)基礎(chǔ)：數(shù)字部分[M].5版.北京：高等教育出版社，2006.

[7] 鄧水先.《數(shù)字邏輯電路》課程的教改探索[J].職業(yè)教育研究，2008（8）：68?69.

[8] 鄧元慶，賈鵝.數(shù)字電路與系統(tǒng)設(shè)計(jì)[M].西安：西安電子科技大學(xué)出版社，2003.

[9] BROWN Stephen， VRANESIC Zvonko.數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計(jì)[M].夏宇聞，譯.2版.北京：機(jī)械工業(yè)出版社，2008.

根據(jù)圖3的狀態(tài)轉(zhuǎn)換圖（采用圖4中化簡(jiǎn)的狀態(tài)轉(zhuǎn)換圖亦可），給邏輯狀態(tài)[a，b，c，d]分別分配以Gray編碼（00，01，11，10）。之所以采用Gray編碼方法，是可以省掉序列檢測(cè)中的計(jì)數(shù)檢測(cè)。序列檢測(cè)器的FSM邏輯如圖7所示。經(jīng)仿真驗(yàn)證，符合設(shè)計(jì)要求。

圖7 例2的FSM實(shí)現(xiàn)

從上面的對(duì)比可以看出，傳統(tǒng)時(shí)序邏輯設(shè)計(jì)以人工邏輯分析為基礎(chǔ)，現(xiàn)有邏輯器件為基礎(chǔ)構(gòu)件，歷經(jīng)基本邏輯方程轉(zhuǎn)換及最后的狀態(tài)驗(yàn)證等多個(gè)環(huán)節(jié)，設(shè)計(jì)周期長(zhǎng)，僅適合設(shè)計(jì)小規(guī)模、時(shí)序簡(jiǎn)單的邏輯單元[9]；現(xiàn)代標(biāo)準(zhǔn)邏輯設(shè)計(jì)語言的設(shè)計(jì)方法以邏輯狀態(tài)轉(zhuǎn)換本身為要點(diǎn)，從邏輯門與觸發(fā)器級(jí)邏輯設(shè)計(jì)上升的行為邏輯設(shè)計(jì)，更易于用來設(shè)計(jì)復(fù)雜的現(xiàn)代大規(guī)模時(shí)序邏輯。

3 結(jié) 論

現(xiàn)代邏輯設(shè)計(jì)方法的引入將逐漸轉(zhuǎn)化人們對(duì)傳統(tǒng)邏輯設(shè)計(jì)的關(guān)注點(diǎn)，大學(xué)基礎(chǔ)教學(xué)中邏輯電路的設(shè)計(jì)方法也應(yīng)隨著這一技術(shù)的引入更新它的內(nèi)容，改變傳統(tǒng)邏輯設(shè)計(jì)占主導(dǎo)地位的現(xiàn)狀?？梢灶A(yù)見，大規(guī)模可編程邏輯器件的引入將會(huì)從根本上改變數(shù)字電子技術(shù)的教學(xué)模式?，F(xiàn)代邏輯設(shè)計(jì)概念的引入，減少手工邏輯設(shè)計(jì)方法的比重、增加現(xiàn)代數(shù)字電路設(shè)計(jì)方法，注重基本概念的靈活運(yùn)用都是數(shù)字電路教學(xué)改革的選題。廣泛開展現(xiàn)代邏輯設(shè)計(jì)方法的研究，勢(shì)必帶來邏輯設(shè)計(jì)方法教學(xué)的變革。對(duì)于高等學(xué)校的教師來說，做好改革的思想準(zhǔn)備已經(jīng)是刻不容緩的了。

參考文獻(xiàn)

[1] 鮑家元，毛文林.數(shù)字邏輯[M].北京：高等教育出版社，2002.

[2] 呂樂，楊愛琴.談《數(shù)字電路與邏輯設(shè)計(jì)》課程教學(xué)改革[J].中國(guó)成人教育，2008（3）：125?127.

[3] 李小珉，葉曉慧.深化《數(shù)字電路與邏輯設(shè)計(jì)》課程改革[J].長(zhǎng)江大學(xué)學(xué)報(bào)：自科版，2004，1（4）：124?125.

[4] 侯建軍，路而紅，熊華剛，等.數(shù)字電子技術(shù)基礎(chǔ)[M].2版.北京：高等教育出版社，2007.

[5] 易亞軍.《數(shù)字電子技術(shù)》教學(xué)研究[J].教育研究，2008（6）：121?122.

[6] 康華光，鄒壽彬，秦臻.電子技術(shù)基礎(chǔ)：數(shù)字部分[M].5版.北京：高等教育出版社，2006.

[7] 鄧水先.《數(shù)字邏輯電路》課程的教改探索[J].職業(yè)教育研究，2008（8）：68?69.

[8] 鄧元慶，賈鵝.數(shù)字電路與系統(tǒng)設(shè)計(jì)[M].西安：西安電子科技大學(xué)出版社，2003.

[9] BROWN Stephen， VRANESIC Zvonko.數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計(jì)[M].夏宇聞，譯.2版.北京：機(jī)械工業(yè)出版社，2008.