基于NiosⅡ的超聲相控陣數(shù)據(jù)采集系統(tǒng)

劉書文，駱　英

(江蘇大學(xué)，機(jī)械工業(yè)結(jié)構(gòu)損傷檢測評估技術(shù)重點(diǎn)實(shí)驗(yàn)室，江蘇鎮(zhèn)江　212013)

0　引言

超聲相控陣是指按照一定的規(guī)則和時序激發(fā)陣列換能器的各個陣元發(fā)射超聲波束，通過調(diào)整激發(fā)陣元的順序、數(shù)量、時間改變聲束的形狀、偏轉(zhuǎn)角度及焦點(diǎn)位置等參數(shù)，來實(shí)現(xiàn)對物體的掃查[1]。該技術(shù)采用多聲束掃描成像，支持動態(tài)聚焦，可在不移動探頭的情況下，對復(fù)雜形狀物體檢測，提高了聲束可達(dá)性和控制的靈活性、信噪比以及檢測速度。超聲相控陣成像通過對工件內(nèi)部結(jié)構(gòu)掃描成像，可以準(zhǔn)確地反映缺陷的位置和大小[2]；而高質(zhì)量成像技術(shù)的實(shí)現(xiàn)必須依賴于高速的數(shù)據(jù)采集技術(shù)。

現(xiàn)有的超聲相控陣數(shù)據(jù)采集系統(tǒng)，多以微處理器(單片機(jī)、ARM或DSP)為主控制器，或以微處理器與FPGA/CPLD相結(jié)合的方式；對于這種硬CPU+FPGA方案，一方面，設(shè)計(jì)者要在微處理器的選型或在微處理器與FPGA/CPLD相互匹配的過程中花費(fèi)大量的時間；另一方面，當(dāng)系統(tǒng)的設(shè)計(jì)方案改變時，需要另選器件，重新設(shè)計(jì)PCB板。Nios Ⅱ是一種基于FPGA開發(fā)的軟核CPU；相對于常見的硬核CPU，Nios Ⅱ的成本更低、靈活性更高、實(shí)現(xiàn)更簡易，性能超過150DMIPS，而且開發(fā)更快速[3]。軟核CPU的出現(xiàn)是嵌入式系統(tǒng)的重大進(jìn)步，在一片F(xiàn)PGA內(nèi)可以嵌入一個或多個軟核處理器，軟核處理器的性能可以根據(jù)需要來定制；軟核CPU和一些外設(shè)都可以在FPGA內(nèi)實(shí)現(xiàn)，傳統(tǒng)的CPU總線就從PCB上轉(zhuǎn)移到FPGA內(nèi)部；系統(tǒng)的調(diào)試過程幾乎可以集中到FPGA內(nèi)部[4]。

文中設(shè)計(jì)了一種相控陣超聲檢測的數(shù)據(jù)采集系統(tǒng)，采用內(nèi)嵌Nios Ⅱ軟核處理器的FPGA系統(tǒng)作為主處理器，通過在FPGA芯片內(nèi)部構(gòu)建以Nios Ⅱ?yàn)楹诵牡钠峡删幊滔到y(tǒng)(SOPC)，實(shí)現(xiàn)對數(shù)據(jù)采集的控制以及采樣數(shù)據(jù)預(yù)處理。

1　系統(tǒng)總體設(shè)計(jì)方案

系統(tǒng)中以8通道的超聲相控陣系統(tǒng)為研究對象，數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖如圖1所示，系統(tǒng)主要有OPCM陣列換能器、模擬信號調(diào)理模塊、模數(shù)轉(zhuǎn)換器(ADC)、數(shù)據(jù)緩存模塊(SRAM)、以FPGA為核心的邏輯控制模塊等及部分組成。模擬信號調(diào)理模塊主要由前置放大器、濾波電路、主放大器3部分組成，完成信號調(diào)理功能。數(shù)字電路部分包括模數(shù)轉(zhuǎn)換器(ADC)、數(shù)據(jù)緩存(SRAM)以及片上控制系統(tǒng)(以Nios Ⅱ?yàn)楹诵牡腟OPC)，實(shí)現(xiàn)各通道回波信號的采集、存儲、預(yù)處理，最后將數(shù)據(jù)上傳到上位機(jī)。

圖1　超聲相控陣數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖

圖2　系統(tǒng)工作流程圖

數(shù)據(jù)采集系統(tǒng)工作流程(如圖2所示)可以分為數(shù)據(jù)采集和數(shù)據(jù)處理2個階段。

在數(shù)據(jù)采集階段：關(guān)閉三態(tài)門使各通道的SRAM與數(shù)據(jù)總線隔離；系統(tǒng)啟動ADC開始數(shù)據(jù)轉(zhuǎn)換，并將采樣數(shù)據(jù)存入SRAM；數(shù)據(jù)采集過程要求控制器有較高的運(yùn)行速度并且操作時序單一，適合用并行的硬件電路來控制。因此，在SOPC中增加了數(shù)據(jù)采集模塊，由該模塊完成數(shù)據(jù)采集的時序控制。

數(shù)據(jù)處理階段：在數(shù)據(jù)采集結(jié)束后，逐一選通每一個相控陣接收通道的三態(tài)門，將該通道的SRAM的數(shù)據(jù)端口連接到數(shù)據(jù)總線上，并將該通道SRAM中的采樣數(shù)據(jù)讀入Nios Ⅱ微處理器的波形數(shù)組。而在此過程中，需要切換各個接收通道的三態(tài)門和分時操作SRAM，操作時序復(fù)雜并且對執(zhí)行速度的要求不是很高，適合用Nios Ⅱ微處理器來控制，發(fā)揮了軟件操作靈活的特點(diǎn)。Nios Ⅱ軟核控制SRAM進(jìn)行數(shù)據(jù)讀取操作，該過程通過C語言編程實(shí)現(xiàn)時序控制。在Nios Ⅱ微處理器上運(yùn)行的C語言，設(shè)置了8個波形數(shù)組，用于緩存8個SRAM中的采樣數(shù)據(jù)，以便于作進(jìn)一步的處理。當(dāng)各通道SRAM的全部讀入Nios Ⅱ微處理器的波形數(shù)組后，進(jìn)行延時處理使個通道的回波信號同相位，再將各路回波信號加權(quán)求和后，合成波形數(shù)據(jù)。最后將合成波形送入串口控制模塊的數(shù)據(jù)緩存，并由串口控制模塊發(fā)送到PC機(jī)。

2　系統(tǒng)硬件電路的設(shè)計(jì)

在超聲檢測中超聲波的頻率越高，檢測精度越高；但是頻率越高，衰減也越大，超聲波的穿透性能受到影響。該系統(tǒng)主要檢測混凝土兼顧金屬。綜合考慮檢測精度和超聲衰減的問題，選用頻帶200 kHz～2 MHz的超聲波，其中200～300 kHz的頻段主要用來檢測混凝土。

由陣列換能器接收的超聲信號經(jīng)過阻抗變換、濾波和放大處理后，送入模數(shù)轉(zhuǎn)換電路。阻抗變換、濾波和放大器的設(shè)計(jì)文中從略。模數(shù)轉(zhuǎn)換電路是數(shù)據(jù)采集系統(tǒng)的重要組成部分，將接收的模擬信號轉(zhuǎn)換為數(shù)字信號，隨后進(jìn)行信號的進(jìn)一步處理。為了較好地保持回波信號的波形，系統(tǒng)采用不少于10倍的采樣率；ADC采用AD9235-40，12位分辨率，采樣率40 MHz，滿足設(shè)計(jì)要求[5]。為了抑制噪聲，AD9235輸入端為差分式采樣保持電路；AD9235是基于CMOS開關(guān)電容型ADC，具有低成本和低功耗的優(yōu)點(diǎn)；此類ADC的前端為非緩沖型，直接耦合至采樣網(wǎng)絡(luò)，輸入阻抗會隨時間(采樣和保持模式切換時)變化，需要阻抗匹配電路[6-7]。因此，采用專用的差分ADC驅(qū)動芯片AD8138，將單端信號轉(zhuǎn)換為差分信號，送入AD9235；同時，實(shí)現(xiàn)了AD9235輸入阻抗匹配功能。模數(shù)轉(zhuǎn)換電路如圖3所示。

圖3　模數(shù)轉(zhuǎn)換電路

3　以Nios Ⅱ?yàn)楹诵牡腟OPC設(shè)計(jì)

系統(tǒng)以EP1S10 FPGA開發(fā)板為開發(fā)平臺，通過在FPGA芯片內(nèi)部構(gòu)建Nios Ⅱ軟核為核心的可編程片上系統(tǒng)(SOPC)來實(shí)現(xiàn)對數(shù)據(jù)采集的控制和數(shù)據(jù)的預(yù)處理。SOPC的設(shè)計(jì)是以IP為基礎(chǔ)，以硬件描述語言為主要設(shè)計(jì)手段，借助計(jì)算機(jī)為平臺的EDA工具(SOPC Builder)，自動化、智能化地自頂向下進(jìn)行的過程?；贜ios Ⅱ的SOPC的設(shè)計(jì)過程包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩個流程；其中SOPC的硬件包括數(shù)據(jù)采集模塊、Nios Ⅱ處理器和串口模塊。

3．1數(shù)據(jù)采集模塊的設(shè)計(jì)

圖4　數(shù)據(jù)采集模塊示意圖

圖5　數(shù)據(jù)采集模塊時序仿真圖

3．2NiosⅡ處理器的定制

圖6　Nios Ⅱ處理器框圖

Nios Ⅱ硬件設(shè)計(jì)，即定制Nios II CPU和外設(shè)，并在SOPC Builder和Quartus II中實(shí)現(xiàn)的過程。系統(tǒng)中的Nios Ⅱ處理器的組成模塊如圖6所示；其中，Nios ⅡProcessor為Nios Ⅱ的核心，一種通用的32位RISC軟核CPU；Avalon總線是一種相對簡單的總線結(jié)構(gòu)，主要用于連接片內(nèi)處理器與外設(shè)，以構(gòu)成SOPC[8]；片內(nèi)存儲器，包括RAM和ROM，用作CPU的高速緩存；片外存儲器，用作大容量的系統(tǒng)內(nèi)存，由2片IDT71V416組成；并行輸入/輸出PIO是Nios Ⅱ處理器與數(shù)據(jù)采集電路通信接口。在SOPC Builder中配置好的SOPC硬件如圖7所示。

圖7　SOPC的硬件配置

SOPC的硬件配置如圖4所示。其中主要數(shù)據(jù)端口有：PIO端口SRWR[2：0]用于數(shù)據(jù)緩存(0#～7#SRAM)的讀寫控制，3位數(shù)據(jù)分別為SRAM的片選、寫使能、讀使能；DUPD用于ADC的使能控制，低電平有效；BA[14：0]為SRAM的15位地址線；DBI[11：0]為12為數(shù)據(jù)線，用于傳輸12位字長的回波信號；ESA，EA[2：0]用于控制各通道SRAM與數(shù)據(jù)總線的選通；當(dāng)ESA=1時，所有的的三態(tài)門呈高阻態(tài)，各通道的SRAM與數(shù)據(jù)總線斷開；當(dāng)ESA=0時，EA[2：0]=0～7分別選通0#～7#三態(tài)門，即將0#～7#SRAM與數(shù)據(jù)總線連通。

3．3系統(tǒng)軟件的設(shè)計(jì)

數(shù)據(jù)采集中SRAM的讀寫過程由Verilog語言編寫的數(shù)據(jù)采集模塊控制；SRAM中數(shù)據(jù)的讀出過程、各通道數(shù)據(jù)的合成(加權(quán)求和)以及整個信號接收的過程則由Nios Ⅱ軟核中運(yùn)行的C語言程序?qū)崿F(xiàn)。根據(jù)圖5的系統(tǒng)工作流程，可以編制出系統(tǒng)控制軟件。

4　系統(tǒng)測試

4．1ADC轉(zhuǎn)換精度測試

圖8　測試裝置示意圖

采用靜態(tài)斜坡信號( Ramp)測試法測試ADC轉(zhuǎn)換精度，通過在ADC輸入端加載靜態(tài)電壓信號，測得ADC輸出端口的數(shù)字信號，根據(jù)輸入電壓值與數(shù)字輸出之間線性關(guān)系的好壞，來檢驗(yàn)ADC的轉(zhuǎn)換精度。測試裝置如圖8，將3．3 V的電壓通過滑線變阻器分壓，然后輸入ADC的模擬輸入端，調(diào)節(jié)滑線變阻器，改變輸入電壓，測得ADC的數(shù)字輸出端。測試數(shù)據(jù)如圖7所示，其中橫坐標(biāo)表示ADC的模擬輸入電壓(V)，縱坐標(biāo)為ADC的數(shù)字輸出量。輸入電壓值與數(shù)字輸出滿足線性關(guān)系，ADC工作正常，能夠正確地進(jìn)行數(shù)據(jù)轉(zhuǎn)換。

圖9　測試數(shù)據(jù)

4．2系統(tǒng)總體測試

用信號發(fā)生器產(chǎn)生一個200 kHz正弦波信號，輸入到系統(tǒng)的一個通道上，進(jìn)行采樣測試，將采樣數(shù)據(jù)通過串口傳到上位機(jī)。采用串口調(diào)試助手進(jìn)行測試。串口的端口號設(shè)置為COMI；波特率設(shè)置為9 600；無校驗(yàn)位；數(shù)據(jù)位選擇8；停止位選擇1。如圖10所示，可以在串口調(diào)試助手的接收欄中看到該組數(shù)據(jù)，測試成功。

圖10　串口接收數(shù)據(jù)界面

5　結(jié)束語

文中設(shè)計(jì)了一種多通道超聲相控陣數(shù)據(jù)采集系統(tǒng)，采用內(nèi)嵌Nios Ⅱ軟核處理器的SOPC系統(tǒng)為主控制器，不僅發(fā)揮了FPGA在高速復(fù)雜的邏輯處理方面的優(yōu)勢，而且充分利用了Nios Ⅱ微處理器中軟件操作的靈活性的特點(diǎn)。該系統(tǒng)的嵌入式系統(tǒng)采用MCU、DSP、FPGA結(jié)合的方式，符合未來嵌入式系統(tǒng)發(fā)展的趨勢，打破了傳統(tǒng)的CPLD+ MCU的嵌入式系統(tǒng)方案；系統(tǒng)的控制模塊在一塊FPCA芯片上實(shí)現(xiàn)；各通道的數(shù)據(jù)緩存與控制器之間的數(shù)據(jù)傳輸采用總線復(fù)用的方式，節(jié)省了FPGA的引腳資源，降低了PCB板布線的復(fù)雜程度，提高了系統(tǒng)的集成度，便于系統(tǒng)的小型化。

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